CN101971342A - 固态成像装置及其制造方法 - Google Patents

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Abstract

一种固态成像器件，包括：第一导电型的半导体衬底，具有设置在其表面上的扩散层区；第一导电型的用于像素分离的扩散层，其底部形成在所述扩散层区在像素区中的最深位置处；以及第一导电型的第一深扩散层，设置在所述扩散层区在第一外围逻辑区中的最深位置处，用于电连接所述半导体衬底和所述第一外围逻辑区，并且具有与所述用于像素分离的扩散层相等的第一浓度梯度。

Description

固态成像装置及其制造方法
技术领域
本发明例如涉及固态成像装置及其制造方法。
背景技术
在图像传感器等固态成像装置中，在图像拾取区(像素区)附近配置有例如作为水平移位寄存器等的外围逻辑区(例如参见日本专利申请公开公报2003-60192号)。这里，在像素区(像素阵列)内形成用于像素间分离的扩散层的工序与在外围逻辑区内形成与衬底电连接的深扩散层的工序在其制造工序中极为不同。因此，难以对形成用于这样的像素间分离的扩散层的工序和形成深扩散层的工序应用共同的工序。这是由于如下的特殊因素：在像素区中形成用于像素分离的扩散层的工序中，使用具有高的深宽比(aspect)的光刻胶作为掩模；以及在半导体衬底的最深位置处形成的需要等。
这里，在半导体衬底的最深位置处注入离子时应用的高能离子注入工序是要求非常高的制造成本的昂贵工序。因此，考虑到制造成本的降低，希望削减这样的高能离子注入工序。
但是，在现有的结构及其制造方法中，由于无法削减在半导体衬底的最深位置处注入离子时执行的高能离子注入工序的次数，因此存在的趋势是，现有的结构和制造方法在降低制造成本方面是不利的。
作为一个例子，当试图例如在离硅(Si)衬底表面约2.0μm的深度位置处形成深扩散层时，需要大约1600keV(1.6MeV)的高加速能。
另外，例如当试图如上所述在离硅(Si)衬底表面约2.7μm的深度位置处形成用于像素分离的扩散层时，需要大约2000keV(2.0MeV)的高加速能。
因此，在现有的结构及其制造方法中，由于必须执行至少两次高能离子注入工序，不能减少高能离子注入工序的次数，因此存在的趋势是，现有的结构和制造方法在降低制造成本方面是不利的。
发明内容
根据本发明的一个方面，提供一种固态成像器件，包括：第一导电型的半导体衬底，具有设置在其表面上的扩散层区；第一导电型的用于像素分离的扩散层，其底部形成在所述扩散层区在像素区中的最深位置处；以及第一导电型的第一深扩散层，设置在所述扩散层区在第一外围逻辑区中的最深位置处，用于电连接所述半导体衬底和所述第一外围逻辑区，并且具有与所述用于像素分离的扩散层相等的第一浓度梯度。
根据本发明的一个方面，提供一种固态成像器件的制造方法，包括：向第一导电型的半导体衬底中的扩散层区注入第一导电型的杂质，从而形成第一导电型的用于像素分离的扩散层和第一导电型的第一深扩散层，所述用于像素分离的扩散层的底部形成在所述扩散层区在像素区中的最深位置处，所述第一导电型的第一深扩散层形成在所述扩散层区在外围逻辑区中的最深位置处，用于电连接所述半导体衬底和所述外围逻辑区，并且具有与所述用于像素分离的扩散层相等的第一浓度梯度。
附图说明
图1是示出本发明的第一实施方式所涉及的固态成像器件的整体结构例的框图。
图2是示出图1中的图像拾取区的等效电路的电路图。
图3是用于说明第一实施方式所涉及的固态成像器件的剖面结构例的剖面图。
图4是用于说明第一实施方式所涉及的固态成像器件的一个制造工序的剖面图。
图5是用于说明第一实施方式所涉及的固态成像器件的一个制造工序的剖面图。
图6是用于说明第一实施方式所涉及的固态成像器件的一个制造工序的剖面图。
图7是用于说明第一实施方式所涉及的固态成像器件的一个制造工序的剖面图。
图8是用于说明第一实施方式所涉及的固态成像器件的一个制造工序的剖面图。
图9是用于说明本发明的第二实施方式所涉及的固态成像器件的剖面结构例的剖面图。
图10是用于说明第二实施方式所涉及的固态成像器件的一个制造工序的剖面图。
图11是用于说明第二实施方式所涉及的固态成像器件的一个制造工序的剖面图。
图12是用于说明第二实施方式所涉及的固态成像器件的一个制造工序的剖面图。
图13是用于说明第二实施方式所涉及的固态成像器件的一个制造工序的剖面图。
图14是用于说明第二实施方式所涉及的固态成像器件的一个制造工序的剖面图。
图15是用于说明本发明的第三实施方式所涉及的固态成像器件的剖面结构例的剖面图。
图16是用于说明第三实施方式所涉及的固态成像器件的一个制造工序的剖面图。
图17是用于说明第三实施方式所涉及的固态成像器件的一个制造工序的剖面图。
图18是用于说明第三实施方式所涉及的固态成像器件的一个制造工序的剖面图。
图19是用于说明第三实施方式所涉及的固态成像器件的一个制造工序的剖面图。
图20是用于说明第三实施方式所涉及的固态成像器件的一个制造工序的剖面图。
图21是用于说明比较例所涉及的固态成像器件的一个制造工序的剖面图。
图22是用于说明比较例所涉及的固态成像器件的一个制造工序的剖面图。
图23是用于说明比较例所涉及的固态成像器件的一个制造工序的剖面图。
图24是用于说明比较例所涉及的固态成像器件的一个制造工序的剖面图。
图25是用于说明比较例所涉及的固态成像器件的一个制造工序的剖面图。
具体实施方式
以下参照附图说明本发明的实施方式。在以下说明中，所有图中的共同的部分附以共同的附图标记。
[第一实施方式]
<1.结构例>
首先参照图1～图3，说明本发明的第一实施方式所涉及的固态成像器件的结构例。
1-1.整体结构例
参照图1，说明本实施方式所涉及的固态成像器件的整体结构例。如图所示，本实施方式所涉及的固态成像器件(图像传感器)设置有图像拾取区(像素区)10、定时产生电路11、第一外围逻辑区(P阱区)12、垂直移位寄存器13和第二外围逻辑区(N阱区)14。
像素区10设置有多个以矩阵方式排列的单位像素。
定时产生电路11向像素区10、垂直移位寄存器13等发送用于控制定时的控制信号。
第一外围逻辑区(P阱区)12沿着列方向与像素区10相邻地设置，例如设置有构成单位像素的放大晶体管等。
垂直移位寄存器13用作向像素区10输出预定的信号以针对每行选择单位像素的选择部分。与入射到所选择的行的单位像素上的光量相对应的模拟信号(Vsig)经由垂直信号线(VSL)从单位像素输出到水平移位寄存器14。
水平移位寄存器设置在第二外围逻辑区(N阱区)14中。水平移位寄存器向像素区10中的水平选择晶体管的控制端子输出选择脉冲，从而选择预定的垂直信号线(VSL)。
1-2.像素区的等效电路例
以下参照图2说明本实施方式所涉及的像素区的等效电路例。
如图所示，多个单位像素PX以矩阵方式设置在像素区10中。
单位像素PX分别设置有用于执行光电转换的光电二极管1(1-1-1、1-1-2、～、1-3-3)、用于读出其信号的读出晶体管2(2-1-1、2-1-2、～、2-3-3)、用于放大读出的信号电荷的放大晶体管3(3-1-1、3-1-2、～、3-3-3)、用于选择读出信号的线的垂直选择晶体管4(4-1-1、4-1-2、～、4-3-3)、以及用于使信号电荷复位的复位晶体管5(5-1-1、5-1-2、～、5-3-3)。实际上会设置多于图示数量的单位像素PX。
从垂直位移寄存器13起沿水平方向设置的水平地址线7(7-1、～、7-3)连接到垂直选择晶体管4的栅极，以确定读出信号的线。复位线8(8-1、～、8-3)与复位晶体管5的栅极连接。放大晶体管3的源极连接到一端设置有负载晶体管10(10-1、～、10-3)的垂直信号线9(9-1、～、9-3)。垂直信号线9(VSL)的另一端经由通过从水平移位寄存器12提供的选择脉冲而选择的水平选择晶体管11(11-1、～、11-3)连接到水平信号线13。
负载晶体管10(10-1、～、10-3)的栅极连接到选择信号线SF，其漏极连接到放大晶体管3的源极，其源极连接到控制信号线DC。
1-3.剖面结构例
以下参照图3说明本实施方式所涉及的固态成像器件的剖面结构例。以下，作为本实施方式的一个例子说明沿着图1中的III-III线所取的剖面结构例。在该说明中，省略源-漏扩散层、设置在层间绝缘膜200中的布线层等。
如图所示，P型半导体衬底204(P-sub)包括设置在其表面上的扩散层区201和扩散层区201以外的衬底区202。像素区10、第一外围逻辑区(P阱区)12和第二外围逻辑区(N阱区)14沿着列方向依次设置在P型半导体衬底204的扩散层区201中。
如以环绕方式用虚线示出的那样，像素区10设置有多个单位像素PX。每个单位像素PX设置有：设置在P型半导体衬底204的扩散区201上的用于像素(像素间)分离的扩散层(P-型阱层)206-10、N-型阱层205-10、P型阱层211、N型阱层212、栅电极213-10和微透镜ML。
用于像素(像素间)分离的扩散层(P-型阱层)206-10沿着列方向从扩散层区201的最深位置D1到表面以像素间距设置。用于像素分离的扩散层中的P型杂质的浓度梯度约为co2。
N-型阱层205-10设置在半导体衬底204的最深位置处，从而将半导体衬底204与单位像素电分离。
P型阱层211和N型阱层212如虚线所环绕的那样进行P-N结合，以形成构成单位像素的光电二极管1-1。
栅电极213-10与源-漏扩散层(未示出)形成构成单位像素的读出晶体管2-1。
层间绝缘膜200被设置成覆盖光电二极管和读出晶体管，并且微透镜ML被分别设置在层间绝缘膜200的与光电二极管对应的部分上。由微透镜ML收集的光由光电二极管进行光电转换，以分别被读出晶体管读出。
第一外围逻辑区(P阱区)12包括设置在半导体衬底204上的第一深扩散层(P-型扩散层)206-12、第二深扩散层(P型扩散层)207、N型扩散层209、P型扩散层210和栅电极213-12。
第一深扩散层(P-型扩散层)206-12设置在扩散层区201的最深位置D1处，并且设置用于电连接半导体衬底204和例如放大晶体管3-1等第一外围逻辑区12。而且，由于第一深扩散层206-12可以与上述用于像素分离的扩散层206-10的形成同时地形成，因此，它与用于像素分离的扩散层206-10具有相同的浓度梯度co1(＝co2)。在本实施方式中，设置有第一深扩散层206-12的扩散层区201的最深位置D1例如约为2.7μm。
第二深扩散层(P型扩散层)207设置在半导体衬底204中的第一深扩散层上的位置上，并具有高于第一浓度梯度co1的第二浓度梯度co3(浓度梯度：co1＜co3)。
N型扩散层209设置在半导体衬底204在第二深扩散层207上的表面附近。
P型扩散层210设置在半导体衬底204在第二深扩散层207上的表面附近。
栅电极213-12设置在N型扩散层209和P型扩散层210上，例如与源-漏扩散层(未示出)一起形成构成单位像素PX的放大晶体管3-1等。
第二外围逻辑区(N阱区)14设置有设置在半导体衬底204上的N-型扩散层206-14、N型扩散层208、N型扩散层209、P型扩散层210和栅电极213-14。
N-型扩散层205-14设置在扩散层201的最深位置D1处，被设置用于将半导体衬底204与具有栅极的晶体管等第二外围逻辑区14相互电分离。
N型扩散层208设置在半导体衬底204中的N-型扩散层205-14上的位置上。
栅电极213-14设置在N型扩散层209和P型扩散层210上，例如与源-漏扩散层(未示出)一起形成构成水平移位寄存器的晶体管电路等。
<2.制造方法>
以下参照图4～图8说明本实施方式所涉及的固态成像器件的制造方法。在本说明书的说明中，将高能离子注入工序定义为施加电压为“1MeV(1000keV)或更高”的离子注入工序。将低能离子注入工序定义为施加电压为“小于1MeV(1000keV)”的离子注入工序。
如图4所示，首先，例如利用外延生长工序注入例如磷(P)或砷(As)等N型杂质，直到P型半导体衬底(P-sub)204中的扩散层区201的最深位置D1(在本实施方式中，直到约2.7μm)，以形成N-型扩散层205。
接着，如图5所示，向N-扩散层205涂覆光刻胶51，对光刻胶51进行曝光和显影，以形成具有开口53的图案，像素区10的像素分离区与第一外围逻辑区12通过该开口53而被曝光。在该图案形成工序中，光刻胶51的高度H1例如在大约4～6μm的范围内，像素区10的半间距HP例如约为0.7μm。以这种方式要求高的光刻胶51的原因是，在下一工序中，需要执行离子注入，直到扩散层区201的最深位置D1处。
接着，使用具有上述图案的光刻胶51作为掩模，利用施加电压V1(在本实施方式中约为1100～2000KeV)的高能并利用施加电压V2(在本实施方式中约为300～800KeV)的低能，注入例如硼(B)或铟(IN)等P型离子55，直到扩散层区201的最深位置D1处，以同时形成用于像素分离的扩散层206-10和第一深扩散层(P-型扩散层)206-12。在本实施方式中，由于能够以这种方式同时形成用于像素分离的扩散层206-10和第一深扩散层206-12，因此可以使高能离子注入工序共用。结果，与后述的比较例相比，可以将高能离子注入工序的次数至少从两次减少到一次，这在降低制造成本方面是有利的。而且，由于可以进行同时形成，从而可以使高能离子注入工序共用，因此可以将用于像素分离的扩散层206-10和第一深扩散层206-12在扩散层区201的最深位置D1附近的浓度梯度形成为相等(co1＝co2)。
接着，如图6所示，在除去了光刻胶后，使用预定的掩模图案作为掩模(未示出)，例如利用施加电压(在本实施方式中约为800KeV)，注入例如硼(B)或铟(IN)等P型离子，直到扩散层区201的比最深位置D1浅的位置D2处，以进行与前面形成的P-型扩散层206-12的重叠注入，从而形成第二深扩散层(P型扩散层)207。由于可以通过以这种方式与前面形成的第一深扩散层(P-型扩散层)206-12重叠离子注入而形成第二深扩散层207，因此能够以例如大约800KeV的加速能执行离子注入工序207。结果，包含在第二深扩散层(P型扩散层)中的P型杂质的浓度梯度co3变得大于第一深扩散层的浓度梯度co1(co3＞co1)。
接着，利用与上述同样的制造工序，形成N型扩散层208和212，直到半导体衬底204在像素区10和第二外围逻辑区14中的位置D2。
接着，如图7所示，利用与上述同样的制造工序，形成P型扩散层211和210，直到半导体衬底204在像素区10、第一外围逻辑区12和第二外围逻辑区14中的位置D3。在该工序中，在像素区10中形成光电二极管1-1。接着，利用与上述同样的制造工序，形成N型扩散层209，直到半导体衬底204在第一外围逻辑区12和第二外围逻辑区14中的位置D3。
接着，如图8所示，利用公知的制造工序，在第一外围逻辑区12和第二外围逻辑区14中的N型扩散层209和P型扩散层210上依次形成硅氧化膜和多晶硅，以形成栅电极213。接着，将栅电极213用作掩模注入杂质，以进行热扩散，从而在N型扩散层209和P型扩散层210中形成源-漏扩散层(未示出)，从而将源-漏扩散层设置成以夹着栅电极213的方式而彼此分离。
接着，利用公知的制造工序，在像素区10中形成读出晶体管等。接着，利用例如CVD(化学气相沉积)法等沉积硅氧化膜等，以覆盖像素区10和第一、第二外围逻辑区10、14，以形成层间绝缘膜(未示出)。最后，利用公知的制造工序，在像素区10上形成微透镜，以制造图3所示的固态成像器件(图像传感器)。
<3.本实施方式的作用和效果>
根据本实施方式所涉及的固态成像器件及其制造方法，至少可以得到下述效果(1)。
(1)由于可以使高能离子注入工序共用而减少制造工序的次数，因此本实施方式在降低制造成本方面是有利的。
如上所述，本实施方式所涉及的固态成像器件设置有：用于像素分离的P-型扩散层206-10，其底部设置在像素区10中的扩散层区201的最深位置D1处；和第一深扩散层(P-型扩散层)206-12，设置用于在第一外围逻辑区12中的扩散层区201的最深位置D1处电连接半导体衬底204和第一外围逻辑区12，并且具有与用于像素分离的扩散层206-10相等的第一浓度梯度(co1＝co2)。
根据上述结构，由于可以以这种方式同时形成用于像素分离的扩散层206-10和第一深扩散层206-12，因此可以使高能离子注入工序共用。因此，例如与后述的比较例相比，可以将高能离子注入工序的次数至少从两次减少到一次。由于可以以这种方式使高能离子注入工序共用以减少制造工序的次数，所以本实施方式在降低制造成本方面是有利的。
而且，如图6所示，可以通过与前面形成的第一深扩散层(P-型扩散层)206-14重叠离子注入，而形成第二深扩散层207。因此，由于能够以例如大约800KeV的加速能执行形成第二深扩散层207的离子注入工序，所以本实施方式在降低制造成本方面是有利的。
[第二实施方式(深扩散层等于像素间距的例子)]
以下参照图9～图14，说明本发明的第二实施方式所涉及的固态成像器件及其制造方法。本实施方式涉及如下的一个例子：像素区域中的像素间距与设置在第一外围逻辑区中的第一深扩散层的间距在配置上是共同的。在本说明中，省略对与第一实施方式中重复部分的说明。
<剖面结构例>
首先，参照图9说明本实施方式所涉及的固态成像器件的剖面结构例。
如图所示，第二实施方式与第一实施方式的不同点在于如下结构：像素区10中的像素间距PPX等于设置在第一外围逻辑区12中的第一深扩散层306-12的间距P306(PPX＝P306)。换言之，用于像素分离的扩散层306与第一深扩散层306-12以相同间距(作为一个例子，约1.4μm)配置。
而且，在本实施方式中，N-型扩散层305设置在第一外围逻辑区12中的扩散层区201的最深位置D1处，但第一深扩散层306-12同样设置在最深位置D1处，从而确保了P型半导体衬底304与第一外围逻辑区12的电连接。
<制造方法>
以下参照图10～图14说明本实施方式所涉及的固态成像器件的制造方法。
如图10所示，首先，例如利用外延生长工序注入例如磷(P)或砷(As)等N型杂质，直到P型半导体衬底(P-sub)204中的扩散层区201的最深位置D1(在本实施方式中，直到约2.7μm)，以形成N-型扩散层305。
接着，如图11所示，向N-型扩散层205涂覆光刻胶51，对光刻胶51进行曝光和显影，以形成具有开口54的图案，像素区10的像素分离区与第一外围逻辑区12通过该开口54而被曝光。在该图案形成工序中，将开口54形成为使得像素区10中的像素间距PPX与设置在第一外围逻辑区12中的第一深扩散层306-12的间距P306相同(PPX＝P306)。
在该图案形成工序中，如前所述，光刻胶51的高度H1例如在大约4～6μm的范围内，像素区10和第一外围逻辑区12的半间距HP例如约为0.7μm。以这种方式要求高的光刻胶51的原因是，在下一工序中，需要执行离子注入，直到扩散层区201的最深位置D1处。
接着，使用具有上述图案的光刻胶51作为掩模，利用施加电压V1(在本实施方式中约为1100～2000KeV)的高能并利用施加电压V2(在本实施方式中约为300～800KeV)的低能，注入例如硼(B)或铟(IN)等P型离子55，直到扩散层区201的最深位置D1处，以同时形成用于像素分离的扩散层306-10和第一深扩散层(P-型扩散层)306-12。在本实施方式中，由于能够以这种方式同时形成用于像素分离的扩散层306-10和第一深扩散层306-12，因此与后述的比较例相比，可以将高能离子注入工序的次数至少从两次减少到一次，这在降低制造成本方面是有利的。而且，由于可以进行同时形成，因此可以将用于像素分离的扩散层306-10和第一深扩散层306-12在扩散层区201的最深位置D1附近的浓度梯度形成为彼此相等(co1＝co2)。
接着，如图12所示，在除去了光刻胶后，使用预定的掩模图案作为掩模(未示出)，例如利用施加电压(在本实施方式中约为800KeV)，注入例如硼(B)或铟(IN)等P型离子，直到扩散层区201的比最深位置D1浅的位置D2处，以进行与P-型扩散层306-12的重叠注入，从而形成第二深扩散层(P型扩散层)307。由于可以通过以这种方式与前面形成的第一深扩散层(P-型扩散层)306-12重叠离子注入而形成第二深扩散层307，因此能够以例如大约800KeV的加速能执行离子注入工序307。结果，包含在第二深扩散层(P型扩散层)307中的P型杂质的浓度梯度co3变得大于第一深扩散层306-12的浓度梯度co1(co3＞co1)。
接着，利用与上述同样的制造工序，形成N型扩散层308和312，直到半导体衬底304在像素区10和第二外围逻辑区14中的位置D2。
接着，如图13所示，利用与上述同样的制造工序，形成P型扩散层311和310，直到半导体衬底304在像素区10、第一外围逻辑区12和第二外围逻辑区14中的表面附近的位置。在该工序中，在像素区10中形成光电二极管1-1。接着，利用与上述同样的制造工序，形成N型扩散层309，直到半导体衬底304在第一外围逻辑区12和第二外围逻辑区14中的表面附近的位置。
接着，如图14所示，利用公知的制造工序，在第一外围逻辑区12和第二外围逻辑区14中的N型扩散层309和P型扩散层310上依次形成硅氧化膜和多晶硅，以形成栅电极313。接着，将栅电极313用作掩模注入杂质，以进行热扩散，从而在N型扩散层309和P型扩散层310中形成源-漏扩散层(未示出)，从而将源-漏扩散层设置成以夹着栅电极313的方式而彼此分离。
接着，利用公知的制造工序形成微透镜等，以制造固态成像器件(图像传感器)。
<本实施方式的作用和效果>
如上所述，根据本实施方式的固态成像器件及其制造方法，至少可以得到与前述(1)同样的效果。而且，在本实施方式中，至少可以得到下述(2)的效果。
(2)即使在例如深宽比大等难度高的情况下，本实施方式也可以容易地进行制造，在可靠性的提高方面是有利的。
如上所述，本实施方式所涉及的固态成像装置与第一实施方式的不同点在于：像素区10中的像素间距PPX与设置在第一外围逻辑区12中的第一深扩散层306-12的间距P306相同(PPX＝P306)。换言之，用于像素分离的扩散层306与第一深扩散层306-12以相同间距(作为一个例子，约1.4μm)配置。
利用该结构，如图11所示，光刻胶51的高度H1例如在大约4～6μm的范围内，像素区10和第一外围逻辑区12的半间距HP例如约为0.7μm。即使在深宽比大并且需要注入杂质以向扩散层区201的最深位置D1处提供预定的浓度梯度的难度高的工序中，也能够使像素区10和第一外围逻辑区12的图案相等，从而可以制造工序便利。而且，在制造工序中，在第二外围逻辑区14中不形成开口54。
这样，在本实施方式中，可以减少以混合方式包括各种图案或间距的随机图案的数量。结果，可以使像素阵列区内的分离离子注入工序和外围逻辑区内的分离离子注入工序共用。
因此，如本实施方式这样，即使在深宽比大并且需要注入杂质以向扩散层区201的最深位置D1处提供预定的浓度梯度的难度高的工序中，也能够容易地形成用于像素分离的扩散层306-10和第一深扩散层306-12，这在提高可靠性方面是有利的。
除了本实施方式外，例如即使像素区10与第二外围逻辑区14的位置彼此相邻，或者第一和第二外围逻辑区12和14的位置彼此相邻，也同样可以利用本发明，从而同样可以得到效果(2)。这是因为，在深宽比大并且需要注入杂质以向扩散层区201的最深位置D1处提供预定的浓度梯度的难度高的工序中，可以减少对不包含随机图案(被遮掩)的第二外围逻辑区14的影响。
[第三实施方式(与衬底的连接仅通过第一深扩散层实现的例子)]
以下参照图15～图20，说明本发明的第三实施方式所涉及的固态成像器件及其制造方法。本实施方式涉及在第一外围逻辑区12中半导体衬底与第一外围逻辑区12之间的电连接仅通过第一深扩散层实现的例子。在本说明中，省略对与第一实施方式中重复部分的说明。
<剖面结构例>
首先，参照图15说明本实施方式所涉及的固态成像器件的剖面结构例。
如图所示，第三实施方式与第一实施方式的不同点在于：第一深扩散层406-12设置在扩散层区201的最深位置D1处，在第一外围逻辑区12中，与半导体衬底204的电连接仅通过第一深扩散层406-12实现。换言之，第三实施方式与第一实施方式的不同点在于没有设置第二深扩散层。
<制造方法>
以下参照图16～图20说明本实施方式所涉及的固态成像器件的制造方法。
如图16所示，首先，例如利用外延生长工序注入例如磷(P)或砷(As)等N型杂质，直到扩散层区201的最深位置D1(在本实施方式中，直到约2.7μm)，以形成N-型扩散层405。
接着，如图17所示，向N-型扩散层405涂覆光刻胶51，对光刻胶51进行曝光和显影，以形成具有开口53的图案，像素区10的像素分离区与第一外围逻辑区12通过该开口53而被曝光。在该图案形成工序中，如前所述，光刻胶51的高度H1例如在大约4～6μm的范围内，像素区10和第一外围逻辑区12的半间距HP例如约为0.7μm。
接着，使用具有上述图案的光刻胶51作为掩模，利用施加电压V1(在本实施方式中约为1100～2000KeV)的高能并利用施加电压V2(在本实施方式中约为300～800KeV)的低能，注入例如硼(B)或铟(IN)等P型离子55，直到扩散层区201的最深位置D1处，以同时形成用于像素分离的扩散层406-10和第一深扩散层(P-型扩散层)406-12。在本实施方式中，由于能够以这种方式同时形成用于像素分离的扩散层406-10和第一深扩散层406-12，因此与后述的比较例相比，可以将高能离子注入工序的次数至少从两次减少到一次，这在降低制造成本方面是有利的。而且，由于可以进行同时形成，因此可以将用于像素分离的扩散层406-10和第一深扩散层406-12在扩散层区201的最深位置D1附近的浓度梯度形成为彼此相等(co1＝co2)。
接着，如图18所示，利用与上述同样的制造工序，形成N型扩散层408和412，直到半导体衬底204在像素区10和第二外围逻辑区14中的位置D2。
接着，如图19所示，利用与上述同样的制造工序，形成P型扩散层411和410，直到半导体衬底204在像素区10、第一外围逻辑区12和第二外围逻辑区14中的表面附近的位置。在该工序中，在像素区10中形成光电二极管1-1。接着，利用与上述同样的制造工序，形成N型扩散层409，直到半导体衬底404在第一外围逻辑区12和第二外围逻辑区14中的表面附近的位置。
接着，如图20所示，利用公知的制造工序，在第一外围逻辑区12和第二外围逻辑区14中的N型扩散层409和P型扩散层410上依次形成硅氧化膜和多晶硅，以形成栅电极413。接着，将栅电极413用作掩模注入杂质，以进行热扩散，从而在N型扩散层409和P型扩散层410中形成源-漏扩散层(未示出)，从而将源-漏扩散层设置成以夹着栅电极413的方式而彼此分离。
接着，利用公知的制造工序形成微透镜等，以制造固态成像器件(图像传感器)。
<本实施方式的作用和效果>
如上所述，根据本实施方式所涉及的固态成像器件及其制造方法，至少可以得到与前述(1)同样的效果。而且，在本实施方式中，至少可以得到下述(3)的效果。
(3)第三实施方式在降低制造成本方面是有利的。
如上所述，在本实施方式中，无需形成第二深扩散层。因此，可以取消如下的制造工序：像第一或第二实施方式那样，例如利用施加电压(在本实施方式中约为800KeV)，注入例如硼(B)或铟(IN)等P型离子，直到扩散层区201的比最深位置D1浅的位置D2处，以进行与P-型扩散层的重叠注入，从而形成第二深扩散层(P型扩散层)307。
因此，由于可以取消用于形成第二深扩散层(施加电压：约800KeV)的离子注入工序，因此，本实施方式在降低制造成本方面是有利的。
[比较例(独立地形成用于像素分离的扩散层和第一深扩散层的例子)]
以下参照图21～图25，说明比较例所涉及的固态成像器件的制造方法，用于与第一～第三实施方式所涉及的固态成像器件及其制造方法进行比较。比较例涉及独立地形成用于像素分离的扩散层和第一深扩散层的例子。在本说明中，省略对与第一实施方式中重复部分的说明。
<制造方法>
参照图21～图25说明比较例所涉及的固态成像器件的制造方法。
如图21所示，首先，例如利用外延生长工序注入例如磷(P)或砷(As)等N型杂质，直到P型半导体衬底(P-sub)104中的扩散层区201的最深位置D11(在本例中，直到约2.7μm)，以形成N-型扩散层105。
接着，如图22所示，向N-型扩散层105涂覆光刻胶151，对光刻胶151进行曝光和显影，以形成具有开口153的图案，像素区10的像素分离区与第一外围逻辑区12通过该开口153而被曝光。在该图案形成工序中，光刻胶151的高度H1例如在大约4～6μm的范围内，像素区10和第一外围逻辑区12的半间距HP例如约为0.7μm。
接着，使用具有上述图案的光刻胶151作为掩模，利用施加电压V11(在本例中约为1100～2000KeV)的高能并利用施加电压V12(在本例中约为300～800KeV)的低能，注入例如硼(B)或铟(IN)等P型离子155，直到扩散层区201的最深位置D11处，以独立地形成用于像素分离的扩散层106。
接着，如图23所示，与上述同样地使用对第一外围逻辑区12进行曝光的掩模图案，利用作为施加电压的例如约1600KeV(约1.6MeV)的高能，注入例如硼(B)或铟(IN)等P型离子，直到扩散层区201的比最深位置D11浅的位置D22处，以独立地形成第一深扩散层107。
这样，在本比较例中，不能同时形成用于像素分离的扩散层106和第一深扩散层107，而是彼此独立地形成。因此，由于至少高能离子注入工序的次数增加到两次，因此比较例增加了制造成本，是不利的。由于不能进行同时形成，因此没有将用于像素分离的扩散层106和第一深扩散层107在扩散层区201的最深位置D11附近形成为具有相同的浓度梯度(co1≠co2)。
接着，利用与上述同样的制造工序，将N型扩散层108和112形成到像素区10和第二外围逻辑区14中的比扩散层区201的位置D11浅的位置处。
接着，如图24所示，利用与上述同样的制造工序，将P型扩散层111和110形成到半导体衬底104在像素区10、第一外围逻辑区12和第二外围逻辑区14中表面附近的位置处。在该工序中，在像素区10中形成光电二极管。接着，利用与上述同样的制造工序，将N型扩散层109形成到半导体衬底104在第一外围逻辑区12和第二外围逻辑区14中的表面附近的位置处。
接着，如图25所示，利用公知的制造工序，在第一外围逻辑区12和第二外围逻辑区14中的N型扩散层109和P型扩散层110上依次形成硅氧化膜和多晶硅，以形成栅电极113。接着，进行杂质注入并进行热扩散，从而在N型扩散层409和P型扩散层110中形成源-漏扩散层(未示出)，从而将源-漏扩散层设置成以夹着栅电极113的方式而彼此分离。
接着，利用公知的制造工序形成微透镜等，以制造比较例所涉及的固态成像器件(图像传感器)。
如上所述，在本比较例中，不能同时形成用于像素分离的扩散层106和第一深扩散层107，而是彼此独立地形成。因此，与前述实施方式相比，至少高能离子注入工序的次数增加到两次，因此比较例增加了制造成本，是不利的。由于不能进行同时形成，因此没有将用于像素分离的扩散层106和第一深扩散层107在扩散层区201的最深位置D11附近的浓度梯度形成为相等(co1≠co2)。
其它优点和修改对于本领域技术人员而言是显而易见的。因此，本发明在其更宽的方面不限于这里示出和描述的具体细节和代表性实施方式。因此，在不脱离所附权利要求及其等同方案所限定的总的发明思想的精神和范围的情况下，可以进行各种修改。

Claims (20)

1.一种固态成像器件，包括：
第一导电型的半导体衬底，具有设置在其表面上的扩散层区；
第一导电型的用于像素分离的扩散层，其底部形成在所述扩散层区在像素区中的最深位置处；以及
第一导电型的第一深扩散层，设置在所述扩散层区在第一外围逻辑区中的最深位置处，用于电连接所述半导体衬底和所述第一外围逻辑区，并且具有与所述用于像素分离的扩散层相等的第一浓度梯度。
2.根据权利要求1所述的固态成像器件，还包括：
第一导电型的第二深扩散层，设置在所述半导体衬底中的所述第一深扩散层上，具有高于所述第一浓度梯度的第二浓度梯度。
3.根据权利要求1所述的固态成像器件，其中，
所述像素区中的像素间距等于所述第一深扩散层的间距。
4.根据权利要求3所述的固态成像器件，还包括：
第二导电型的第三深扩散层，设置在所述扩散层区在第一外围逻辑区中的最深位置处并且与所述第一深扩散层相邻。
5.根据权利要求2所述的固态成像器件，还包括：
第二导电型的扩散层，设置在所述第二深扩散层和所述半导体衬底的表面区域上。
6.根据权利要求5所述的固态成像器件，还包括：
放大晶体管，设置在所述第二导电型的扩散层上并构成像素。
7.根据权利要求1所述的固态成像器件，还包括：
读出晶体管，设置在所述用于像素分离的扩散层上并构成像素。
8.根据权利要求1所述的固态成像器件，还包括：
光电二极管，PN结合到所述像素区中的表面区域并构成像素。
9.根据权利要求8所述的固态成像器件，还包括：
被设置成覆盖所述光电二极管的层间绝缘膜；和
与所述光电二极管对应地设置在所述层间绝缘膜上的微透镜。
10.根据权利要求1所述的固态成像器件，还包括：
与所述第一外围逻辑区相邻地设置的第二外围逻辑区。
11.一种固态成像器件的制造方法，包括：
向第一导电型的半导体衬底中的扩散层区注入第一导电型的杂质，从而形成第一导电型的用于像素分离的扩散层和第一导电型的第一深扩散层，所述用于像素分离的扩散层的底部形成在所述扩散层区在像素区中的最深位置处，所述第一导电型的第一深扩散层形成在所述扩散层区在外围逻辑区中的最深位置处，用于电连接所述半导体衬底和所述外围逻辑区，并且具有与所述用于像素分离的扩散层相等的第一浓度梯度。
12.根据权利要求11所述的制造方法，还包括：
使用小于同时形成所述用于像素分离的扩散层和所述第一深扩散层时的施加电压的施加电压，以与所述第一深扩散层重叠的方式，在所述扩散层区的比所述第一深扩散层浅的位置处注入所述第一导电型的杂质，从而形成具有高于所述第一浓度梯度的第二浓度梯度的第一导电型的第二深扩散层。
13.根据权利要求11所述的制造方法，其中，
所述像素区中的像素间距等于所述第一深扩散层的间距。
14.根据权利要求11所述的制造方法，还包括：
形成第二导电型的第三深扩散层，该第二导电型的第三深扩散层设置在所述扩散层区在第一外围逻辑区中的最深位置处，从而与所述第一深扩散层相邻。
15.根据权利要求12所述的制造方法，还包括：
在所述第二深扩散层和所述半导体衬底的表面区域上形成第二导电型的扩散层。
16.根据权利要求15所述的制造方法，还包括：
在所述第二导电型的扩散层上形成放大晶体管，该放大晶体管构成像素。
17.根据权利要求11所述的制造方法，还包括：
在所述用于像素分离的扩散层上形成读出晶体管，该读出晶体管构成像素。
18.根据权利要求11所述的制造方法，还包括：
形成PN结合到所述像素区中的表面区域的光电二极管，该光电二极管构成像素。
19.根据权利要求18所述的制造方法，还包括：
形成层间绝缘膜以覆盖所述光电二极管；以及
与所述光电二极管对应地在所述层间绝缘膜上形成微透镜。
20.根据权利要求12所述的制造方法，其中，
所述用于像素分离的扩散层和所述第一深扩散层通过高能离子注入来形成；以及
所述第二深扩散层通过高能离子注入来形成。
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