CN101965637B - 具有mosfet熔丝元件的集成电路 - Google Patents
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Abstract
MOS熔丝(200)的至少一个MOS参数经特征化以提供至少一个MOS参数参考值。随后，通过将编程信号施加于熔丝端子(204、206)以使得编程电流流过熔丝链(202)来对所述MOS熔丝(200)进行编程。测量熔丝电阻以提供与第一逻辑值相关联的测得熔丝电阻。测量经编程MOS熔丝的MOS参数以提供测得MOS参数值。将测得MOS参数值与所述参考MOS参数值进行比较以确定所述MOS熔丝的第二逻辑值，且基于所述比较输出位值。
Description
技术领域
本发明大体上涉及集成电路，且更特定来说涉及对具有金属氧化物半导体(MOS)熔丝的一次性可编程逻辑存储器单元进行编程。
背景技术
许多集成电路(IC)由在半导体衬底的单一芯片上的数百万的互连装置(例如晶体管、电阻器、电容器和二极管)构成。一般希望IC尽可能快地操作且消耗尽可能少的功率。半导体IC常包含一种或一种以上类型的存储器，例如CMOS存储器、反熔丝存储器和电熔丝(efuse)存储器。
在IC中一次性可编程(OTP)存储器元件用以提供非易失性存储器(NVM)。NVM中的数据在IC关闭时也不丢失。NVM允许IC制造商(例如)在IC上存储批号和安全数据，且在许多其它应用中有用。一种类型的NVM通常称为电熔丝(E-fuse)。
通常通过在一般称为阳极和阴极的两个垫之间使用传导材料(金属、多晶硅等等)的条带(通常也称为“链”)将电熔丝集成到半导体IC中。将熔丝电流(IFUSE)施加于电熔丝破坏了所述链，因此改变电熔丝的电阻。这通常称为对电熔丝进行“编程”。可使用电子存储器技术中常见的感测电路来读取熔丝状态(即，其是否已经编程)。
图1是电熔丝100的平面图。电熔丝100具有位于阳极104与阴极106之间的熔丝链102。阳极、熔丝链和阴极通常为完全形成于相对厚的场氧化物或隔离氧化物上的多晶硅和硅化多晶硅。触点(未图示)提供到阳极和阴极的电端子。熔丝链具有相对小的横截面，其导致在编程期间对链的焦耳加热从而将电熔丝转换为高阻态。术语“阳极”和“阴极”用于方便论述的目的。电熔丝的端子是作为阳极还是作为阴极操作取决于如何施加编程电流。
可通过物理布局来促进对电熔丝的编程。举例来说，阴极106大于熔丝链102，此在编程期间在熔丝链中产生局部焦耳加热。
在编程期间，受控电平的电流在指定时期中流过熔丝链。由于电流集聚(current crowding)和热耗散差异，编程电流对熔丝链的加热比对邻近区域的加热更多，从而产生温度梯度。温度梯度和载流子通量造成电迁移和应力迁移的发生，且驱动材料(例如，硅化物、掺杂剂和多晶硅)远离熔丝链。
编程大体上将电熔丝从原始电阻转换为经编程电阻。希望经编程电阻比原始电阻高得多(通常高许多数量级)以允许使用感测电路可靠地读取电熔丝。第一逻辑状态(例如，逻辑“0”)通常指派给未经编程的低电阻(通常约200欧)熔丝状态，且第二逻辑状态(例如，逻辑“1”)指派给经编程的高电阻(通常大于100,000欧)熔丝状态。电阻的改变由感测电路感测(读取)以产生数据位。
电熔丝元件由于其简单性、低制造成本且容易使用常规CMOS制造技术集成到CMOS IC中而尤其有用。然而，可发生例如失控的编程(即，过编程或欠编程)或对邻近结构的物理损坏等的不合意问题，从而导致附近FET中的泄漏电流。因为针对一种设计几何形状的编程条件对于另一设计几何形状可能不是最佳的，所以当IC缩放到较小设计几何形状(节点间距)时会出现其它问题，从而不合意地减少编程成品率或增加编程时间。希望提供克服现有技术的问题的电熔丝技术。
发明内容
MOS熔丝的至少一个MOS参数经特征化以提供至少一个参考MOS参数值。随后，通过将编程信号施加于熔丝端子，以使得编程电流流过熔丝链来对所述MOS熔丝进行编程。测量熔丝电阻以提供与第一逻辑值相关联的测得熔丝电阻。测量所述经编程MOS熔丝的MOS参数以提供测得MOS参数值。将测得MOS参数值与所述参考MOS参数值进行比较，以确定所述MOS熔丝的第二逻辑值，且基于所述比较输出位值。
附图说明
图1是现有技术电熔丝的平面图。
图2A是根据实施例的MOS熔丝的平面图。
图2B是沿着剖面线A-A截取的图2A的MOS熔丝的横截面。
图2C是沿着剖面线B-B截取的图2A的MOS熔丝的横截面。
图3是根据实施例的MOS熔丝的符号。
图4是根据实施例的用于感测MOS熔丝的逻辑状态的感测电路的图。
图5是根据实施例的操作MOS熔丝的方法的流程图。
图6是根据实施例的FPGA的平面图。
具体实施方式
图2A是根据实施例的MOS熔丝200的平面图。MOS熔丝200包含在阳极204与阴极206之间延伸的熔丝链202。熔丝链202延伸越过半导体材料(例如，硅)的作用区208，与界定于厚氧化物上的常规电熔丝不同。
在特定实施例中，阳极、阴极和熔丝链是硅化多晶硅，且由薄氧化物层将熔丝链与半导体材料的作用区分离，在特定实施例中所述薄氧化物层是栅极氧化物层，其为形成于活性硅(例如，MOSFET的沟道区)上的薄氧化物层。在特定实施例中，薄氧化物层厚度小于50nm，且在又一实施例中是厚度不大于10nm的栅极氧化物层。在一些实施例中，阳极和阴极的部分也上覆于作用区上，且由薄氧化物层与半导体材料的作用区分离。多晶硅沉积、光刻和硅化在常规CMOS制造技术中常用以界定FET的栅极结构，且本发明的实施例容易使用标准处理而并入CMOS IC中。为了方便论述的目的，阳极-链-阴极结构将称为“熔丝元件”，其将用以描述在编程之前和在编程之后、在熔丝链可能实质上消失时的此特征，且术语“熔丝电阻”将出于论述目的而用于指示(经由)熔丝元件的电阻。在形成于例如硅晶片的半导体衬底中的阱210中形成作用区208。阱分接点212提供经由触点214到阱210的电连接，所述触点214允许使阱偏置于选定电位或允许检测阱电位或电流。触点216、218类似地提供到阳极204和阴极206的电连接以用于对熔丝链进行编程和感测熔丝链的逻辑状态。
源极/漏极(“S/D”)区220、222也形成于作用区208中。S/D扩散区(见图2C，参考标号221、223)形成于S/D区中。S/D区和扩散区是MOS FET技术中众所周知的；然而，MOS熔丝200的熔丝链202以与MOS FET的栅极非常不同的方式操作。虽然可以与MOSFET相同的方式偏置和操作MOS熔丝，在此情况下阳极或阴极端子可充当栅极(其可连接在一起或仅其中一个可被偏置)，但意欲将熔丝链编程。阳极和阴极端子在编程期间允许大量直流电流过熔丝链202。在常规MOSFET中，穿过栅极的直流电大体上是不合意的，且常规栅极被偏置于单一共同电位，且常仅具有单一栅极端子。触点224、226提供到S/D区220、222的电连接。
在特定实施例中，阳极204、阴极206和熔丝链202是从使用光刻技术沉积于硅晶片上的多晶硅层所界定。FET的栅极电极和其它多晶硅特征通常也是在将MOS熔丝200并入于CMOS IC中时从多晶硅层所界定。任选地，将硅化物形成材料(其中若干个已知)的层沉积在衬底上且加以处理以形成暴露硅上的硅化物。硅化物形成于阳极、链和阴极的暴露多晶硅上，且形成于S/D区220、222的暴露硅上。
图2B是沿着剖面线A-A截取的图2A的MOS熔丝的横截面。阱210形成于硅衬底230中。视意欲如何操作(偏置)MOS熔丝而定，阱可为P型或N型。作用区208基础于熔丝链202以及阳极和阴极的部分232、234下方。阳极和阴极的其余部分(见图2A，参考标号204、206)上覆于厚氧化物236上，在特定实施例中氧化物236是从在CMOS IC的其它部分中用于浅沟槽隔离应用的氧化物层所形成。栅极氧化物层238分离阳极-链-阴极结构的多晶硅240与作用区208中的硅。硅化物层242被展示为在其余多晶硅层240上方，且是通过沉积硅化物形成层且使硅化物形成材料与多晶硅层的一部分反应来形成。或者，多晶硅完全经硅化，且不存在剩余的多晶硅层，或在多晶硅上沉积硅化物层而不消耗多晶硅。
触点216、218电连接IC中的经图案化金属层(常称为“M1层”)中的金属迹线244、246。为了清楚地说明基础特征，未在图2A的平面图中展示金属迹线244、246。氧化物层248沉积于衬底上且经处理以提供用于触点的孔和用于金属迹线的表面，如此项技术中已知。类似的技术用以连接CMOS IC中的FET和其它装置。IC通常具有额外的经图案化金属层(M2、M3等，未图示)，其以通孔互连，且提供从外部垫到IC的各种内部节点的电连接。图2C是沿着剖面线B-B截取的图2A的MOS熔丝的横截面。金属迹线250、252经由延伸穿过氧化物层248的触点224、226而连接到S/D区220、222。S/D区已被硅化254，其使用与熔丝链中的硅化物242不同的参考标号来展示，因为所述硅化物是由作用区208中的硅形成。还展示了熔丝链与作用区208之间的多晶硅240和栅极氧化物238。S/D扩散区221、223形成于衬底230中。任选地形成其它特征，例如轻度掺杂的漏极(“LDD”)。在作为常规CMOS工艺流程的部分的硅化物形成层的沉积之前，在熔丝链多晶硅240的侧壁上形成任选的侧壁间隔物260、262。其可如图示保留在熔丝链的侧壁(多侧壁)上，或被移除。
S/D触点224、226和阱触点(见图2A，参考标号214)与MOS熔丝的其它触点协作而允许测量额外的MOS熔丝特性，例如到作用区208的阳极或阴极电流泄漏、源极至漏极结电流或漏极到源极沟道电流。例如通过测量MOS熔丝的一个或一个以上选定参数的初始值或通过根据晶片电测试确定特性值来在编程之前特征化MOS熔丝，且将MOS熔丝的测得的MOS参数与规格进行比较，以确定测得的MOS参数是否指示经编程或未经编程状态。
如果测得的值基本上与初始值相同，那么其指示MOS熔丝未经编程。如果测得的值与初始值显著不同，那么其指示MOS熔丝经编程。如果熔丝链经不完全编程或者如果熔丝链的编程造成减小阳极与阴极之间的经编程电阻的物理损坏，那么所述位的编程无效。在一些情况下，不适当编程的位的阳极-阴极电阻可能足够低以至于降到经编程位的电阻规格以下。MOS熔丝的额外测得值提供关于位的编程状态(即，逻辑值)的指示。额外的MOS熔丝信息可用以检测和警告不适当编程的熔丝，或可用作逻辑值的二级指示(即，在与熔丝链电阻的“或”运算中)以改善总体编程成品率和编程可靠性。举例来说，MOS参数可用以检测和指示由最终用户施加的不适当的编程条件，或帮助识别最佳编程参数。
图3是根据实施例的MOS熔丝的符号300。MOS熔丝具有五个端子：阳极302、阴极304、漏极306、源极308和阱分接点310。在一些实施例中，S/D区(见图2A，参考标号220、222)实质上相同，且S/D区中的一个是作为源极还是漏极操作取决于偏置条件，如FET的技术中已知。熔丝链312提供阳极302与阴极304之间的低电阻(通常不大于约200欧)路径。在编程之后，希望阳极与阴极之间的电阻大得多，在一些情况下至少为10,000欧。具有较低的编程后电阻的位(熔丝链)常称为“尾位(tail bit)”，且常常不使用，其数据经编程到冗余位中。一般希望减少经编程熔丝阵列中的尾位的数目。栅极氧化物厚度优选地足够厚，使得适当的编程条件(即，受控的熔丝链烧断)不会大量增加泄漏。为了方便论述，MOS熔丝300的S、D和B端子将称为“MOS端子”，且A和C端子将称为“熔丝端子”。
图4是根据实施例的用于感测MOS熔丝300的逻辑状态的感测电路400的图。在编程期间，停用Read_A和Read_B。将高电压(通常约3到4伏)施加于Vfs，且在通常称为编程脉冲Pgm的选定周期中接通M1，在特定实施例中编程脉冲Pgm为约100到1000微秒。Pgm脉冲允许编程电流从Vfs流动到阳极、经过熔丝链而到达阴极、且经过M1到接地端。感测块B在编程期间被停用，且MOS熔丝300的MOS端子S、B、D浮动。
对于读取操作，执行单步或两步读取。如果MOS熔丝300已被验证具有合适的高阳极-阴极电阻，那么将感测块A用以通过测量多熔丝链电阻来锁存Dout_A，如常规电熔丝中。Pgm关闭且Vfs切换到接地或保持浮动。Read_A信号接通M2，其允许感测电流Iread流经M2、经过MOS熔丝300的阴极-阳极、且经过M3到接地端。如果熔丝电阻较高(即，熔丝链已经成功编程)，那么经编程位造成感测块A输入(来自Iread)高于所述位未被编程的情况(即，熔丝电阻为低的未经编程值(也称为原始或制成时的熔丝电阻)的情况)。感测块A检测输入值是指示高还是低熔丝电阻，且产生对应的数字逻辑输出值Dout_A。
也可与针对C和A的对应偏置条件一起使用MOS端子S、B、D来读取(感测)MOS熔丝编程状态(存储的数字逻辑值)。停用Read_A，且Vfs浮动，且断定Read_B以激活感测块B。感测块B测量一个或若干MOS熔丝参数，例如熔丝元件至活性硅泄漏电流、源极至阱泄漏、漏极至阱泄漏电流、源极至漏极泄漏电流(其中C和A接地)、漏极至源极沟道接通电流(其中C和A经偏置)，且将测得值与存储的初始值(例如，未经编程(原始)MOS熔丝的测得值或者特征或预期原始值)进行比较。如果测得的读取值在未经编程MOS熔丝的预期范围内，那么产生第一逻辑数据值(例如，数据“0”)且锁存于Dout_B处。如果测得的读取值指示MOS熔丝已经编程(即，已发生在一个或一个以上MOS端子S、B、D处测得的一个或一个以上MOS熔丝参数中的足够改变)，那么产生第二逻辑数据值(例如，数据“1”)且锁存于Dout_B处。
第一或第二读取技术可在读取操作中单独使用，或两者可在双读取操作中使用。换句话说，第一读取技术用以感测熔丝电阻，且第二读取技术用以使用MOS端子S、B、D感测MOS熔丝的编程状态(存储的数字逻辑值)。在位数据比较器处将Dout_A值与Dout_B值进行比较。在特定实施例中，如果Dout_A或Dout_B指示MOS熔丝300已经编程，那么位数据比较器产生对应于经编程位的数字逻辑值(例如，数字“1”)。换句话说，单一MOS熔丝300具有冗余存储。
在又一实施例中，位数据比较器在Dout_A是不同于Dout_B的数字数据值的情况下产生Sense_flag输出。举例来说，如果MOS熔丝编程步骤未能提供足够高的熔丝电阻以将Dout_A设定于经编程值，但感测MOS端子指示经编程步骤已经应用于MOS熔丝，那么将断定Sense_flag以指示有差异的编程步骤；然而，MOS熔丝的逻辑状态将仍由Dout_B和位数据比较器提供的“或”运算正确地指示。这减少了失效位的数目，且还提供编程操作的效率的指示。在其它实施例中，在位数据比较器中可使用例如“与”运算的其它逻辑门或功能。
图5是根据实施例的操作MOS熔丝的方法500的流程图。提供具有熔丝端子和MOS端子的MOS熔丝(步骤502)。在编程之前特征化至少一个MOS参数(步骤504)。在特定实施例中，测量MOS熔丝的一个或一个以上MOS参数，且存储初始MOS参数值以用于未来比较。MOS参数的实例包含熔丝元件至活性硅泄漏电流、源极至阱泄漏、漏极至阱泄漏电流、源极至漏极泄漏电流、漏极至源极以及沟道接通电流。通过经由熔丝端子施加编程信号来对MOS熔丝进行编程(步骤506)。大体上，编程信号是在选定时期中经由熔丝元件施加的选定量的电流，其足以在编程之后显著增加熔丝端子之间的电阻(通常通过熔断熔丝链)。在特定实施例中，编程信号是在约0.1毫秒到约10毫秒中对具有约200欧的初始(制成时)电阻的熔丝元件施加的三到四伏信号。在编程之后，期望熔丝元件具有至少10,000欧的经编程电阻。
在编程之后，测量熔丝端子之间的电阻(步骤508)，且与熔丝电阻参考值进行比较以确定MOS熔丝的第一数字逻辑值(步骤510)，即确定熔丝电阻是否指示MOS熔丝已经编程。在编程之后，测量MOS熔丝的一个或一个以上MOS参数以提供至少一个测得MOS参数值(步骤512)，且将测得值与MOS参数参考值进行比较以确定MOS熔丝的第二数字逻辑值(步骤514)。大体上预期第一和第二数字逻辑值是相同值(即，两者为0或两者为1)；然而在一些情况下，第一数字逻辑值可能不同于第二数字逻辑值。或者，在熔丝电阻之前读取MOS参数。
将第一数字逻辑值与第二数字逻辑值进行比较(步骤516)。如果第一数字逻辑值或第二数字逻辑值与经编程值一致(即，如果熔丝电阻或MOS参数指示MOS熔丝经受过编程脉冲)，那么输出经编程位值(见图4，Dout)。在又一实施例中，如果第一数字逻辑值不同于第二数字逻辑值，那么输出感测旗标(步骤520)，指示熔丝元件可能已经不适当编程。在特定实施例中，如果第一数字逻辑值为无效的经编程值且第二数字逻辑值为有效的经编程值，那么启用感测旗标。
图6是根据实施例的现场可编程门阵列(FPGA)的平面图。FPGA包含在若干功能块中(例如在RAM和逻辑中)的CMOS部分，且使用CMOS制造工艺来制造。将根据本发明的一个或一个以上实施例编程的MOS熔丝并入于IC的若干功能块中任一个中，例如存储器块、逻辑块、I/O块、时钟电路、收发器或其它功能块；许多功能块内；或FPGA 600的物理区段或片段内。根据本发明的一个或一个以上实施例编程的MOS熔丝尤其适用于非可再配置的NV存储器应用，例如序列号、存储停用FPGA的选定内部功能的安全位、位流加密密钥存储，或提供用户通用一次性可编程NV用户定义的位存储。FPGA架构包含大量不同的可编程瓦片(programmable tile)，包含多千兆位收发器(MGT 601)、可配置逻辑块(CLB 602)、随机存取存储器块(BRAM 603)、输入/输出块(IOB 604)、配置和计时逻辑(CONFIG/CLOCK 605)、数字信号处理块(DSP 606)、专用输入/输出块(I/O 607)(例如，配置端口和时钟端口)以及其它可编程逻辑608，例如数字时钟管理器、模/数转换器、系统监视逻辑等等。一些FPGA还包含专用处理器块(PROC 610)。在一些FPGA中，每一可编程瓦片包含可编程互连元件(INT 611)，其具有去往和来自每一邻近瓦片中的对应互连元件的标准化连接。因此，可编程互连元件合起来实施所说明FPGA的可编程互连结构。可编程互连元件(INT 611)还包含去往和来自同一瓦片内的可编程逻辑元件的连接，如图6的顶部处包含的实例所示。举例来说，CLB 602可包含可经编程以实施用户逻辑的可配置逻辑元件(CLE 612)，以及单一可编程互连元件(INT 611)。除一个或一个以上可编程互连元件以外，BRAM 603还可包含BRAM逻辑元件(BRL 613)。通常，一瓦片中包含的互连元件的数目取决于瓦片的高度。在图示实施例中，BRAM瓦片具有相当于四个CLB的高度，但也可使用其它数目(例如，五个)。除适当数目的可编程互连元件以外，DSP瓦片606也可包含DSP逻辑元件(DSPL 614)。除可编程互连元件(INT 611)的一个例项以外，IOB 604也可包含(例如)输入/输出逻辑元件(IOL 615)的两个例项。如所属领域的技术人员将了解，例如连接到I/O逻辑元件615的实际I/O垫是使用于各种所说明逻辑块上方所分层的金属来制造，且通常不限定于输入/输出逻辑元件615的区域。在图示实施例中，裸片的中心附近的柱状区域(图6中以阴影展示)用于配置、时钟和其它控制逻辑。
利用图6说明的架构的一些FPGA包含额外逻辑块，所述额外逻辑块破坏了构成FPGA中一大部分的常规柱状结构。额外逻辑块可为可编程块和/或专用逻辑。举例来说，图6所示的处理器块PROC 610跨越CLB和BRAM的若干列。
应注意，图6意欲仅说明示范性FPGA架构。一列中的逻辑块的数目、列的相对宽度、列的数目和次序、列中包含的逻辑块的类型、逻辑块的相对大小以及图6的顶部处包含的互连/逻辑实施方案完全是示范性的。举例来说，在实际的FPGA中，在存在CLB的每一处通常包含一个以上邻近的CLB列以促进用户逻辑的有效实施。虽然已结合特定实施例描述了本发明，但所属领域的技术人员将明了这些实施例的变化。举例来说，可替代地使用MOS熔丝的替代布局和横截面，且可使用替代的感测电路。因此，所附权利要求书的精神和范围不应限于上述描述。
Claims (15)
1.一种金属氧化物半导体MOS熔丝，其包括：
半导体衬底；
所述半导体衬底中的阱；
所述阱中的阱分接点；
所述阱中的作用区；
熔丝元件，其具有阳极、阴极和在所述阳极与所述阴极之间延伸的熔丝链，至少所述熔丝链形成于所述作用区的一部分上、且由氧化物层与所述作用区分离；
漏极区；
源极区，所述熔丝链分离所述漏极区与所述源极区；
第一感测块，其耦接到所述熔丝元件以测量所述熔丝元件的电阻，且将测量的所述电阻和熔丝电阻参考值进行比较以确定第一逻辑值；
第二感测块，其耦接到所述作用区以测量MOS参数值，且将测量的所述MOS参数值和MOS参数参考值进行比较以确定第二逻辑值；以及
比较器，其耦接以接收来自所述第一感测块的第一逻辑值和来自所述第二感测块的第二逻辑值，所述比较器产生对应编程位的第三值。
2.根据权利要求1所述的MOS熔丝，其中所述氧化物层是具有小于50nm的厚度的栅极氧化物层。
3.根据权利要求1或2所述的MOS熔丝，其中所述半导体衬底是硅衬底，且所述熔丝元件包括硅。
4.根据权利要求1或2所述的MOS熔丝，其中所述熔丝元件包含第一硅化物，且所述漏极区和所述源极区包含第二硅化物。
5.根据权利要求1或2所述的MOS熔丝，其进一步包括
第一侧壁间隔物，其在所述熔丝链与所述漏极区之间而位于所述熔丝链的第一侧上；以及
第二侧壁间隔物，其在所述熔丝链与所述源极区之间而位于所述熔丝链的第二侧上。
6.根据权利要求1或2所述的MOS熔丝，其中所述MOS熔丝并入具有带栅极氧化物层的场效晶体管的现场可编程门阵列中，且其中所述氧化物层是所述栅极氧化物层。
7.根据权利要求6所述的MOS熔丝，其中所述源极区和所述漏极区各自是在所述现场可编程门阵列的源极/漏极植入期间形成的植入区。
8.一种操作MOS熔丝的方法，其包括：
提供具有在熔丝端子与至少一个MOS端子之间延伸的熔丝链的MOS熔丝；
特征化所述MOS熔丝以提供至少一个参考MOS参数值；
通过将编程信号施加于所述熔丝端子，以使得编程电流流过所述熔丝链来对所述MOS熔丝进行编程；
测量所述MOS熔丝的熔丝电阻以提供测得熔丝电阻；
根据所述测得熔丝电阻确定第一逻辑值；
测量所述MOS熔丝的至少一个MOS参数以提供测得MOS参数值；
通过比较所述测得MOS参数值与所述参考MOS参数值来确定所述MOS熔丝的第二逻辑值；
比较所述第一逻辑值与所述第二逻辑值；以及
基于所述比较所述第一逻辑值与所述第二逻辑值而输出位值。
9.根据权利要求8所述的方法，其进一步包括步骤：在所述比较所述第一逻辑值与所述第二逻辑值的步骤之后，如果所述第一逻辑值不是经编程逻辑值且所述第二逻辑值是所述经编程逻辑值，则输出感测旗标。
10.根据权利要求8或9所述的方法，其中所述熔丝端子包括阳极端子和阴极端子。
11.根据权利要求8或9所述的方法，其中所述MOS熔丝包括位于所述熔丝端子之间的硅化熔丝链，且所述编程信号经选择以熔断所述硅化熔丝链。
12.根据权利要求8或9所述的方法，其中所述MOS端子包括源极端子、漏极端子和阱端子。
13.根据权利要求8或9所述的方法，其中所述MOS参数是熔丝元件至活性硅泄漏电流、源极至阱泄漏电流、漏极至阱泄漏电流、源极至漏极泄漏电流以及漏极至源极信道接通电流中的一个。
14.根据权利要求8或9所述的方法，其中将所述MOS熔丝并入于现场可编程门阵列中。
15.根据权利要求14所述的方法，其中所述MOS熔丝经编程以存储序列号、停用所述现场可编程门阵列的选定内部功能的安全码、位流加密密钥或用户定义值的位。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |