CN101959789A - 纳米器件、包括该纳米器件的晶体管、用于制造该纳米器件的方法,以及用于制造该晶体管的方法 - Google Patents

纳米器件、包括该纳米器件的晶体管、用于制造该纳米器件的方法,以及用于制造该晶体管的方法 Download PDF

Info

Publication number
CN101959789A
CN101959789A CN2008801277160A CN200880127716A CN101959789A CN 101959789 A CN101959789 A CN 101959789A CN 2008801277160 A CN2008801277160 A CN 2008801277160A CN 200880127716 A CN200880127716 A CN 200880127716A CN 101959789 A CN101959789 A CN 101959789A
Authority
CN
China
Prior art keywords
substrate
nanotube
crystal seed
seed layer
nano
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2008801277160A
Other languages
English (en)
Other versions
CN101959789B (zh
Inventor
洪瑛晙
李奎哲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LG Display Co Ltd
Academy Industry Foundation of POSTECH
Original Assignee
LG Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Display Co Ltd filed Critical LG Display Co Ltd
Publication of CN101959789A publication Critical patent/CN101959789A/zh
Application granted granted Critical
Publication of CN101959789B publication Critical patent/CN101959789B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/22—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIBVI compounds
    • H01L29/2203—Cd X compounds being one element of the 6th group of the Periodic Table 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/16—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous
    • H01L33/18—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous within the light emitting region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Thin Film Transistor (AREA)

Abstract

提供了纳米器件、包括该纳米器件的晶体管、制造该纳米器件的方法，以及制造包括该纳米器件的晶体管的方法。该纳米器件包括衬底、位于衬底上并具有至少一个开口的掩模层，以及穿过所述开口沿开口的边缘在衬底上形成的纳米管。所述纳米管在与衬底的表面基本垂直的方向延伸穿过开口。

Description

纳米器件、包括该纳米器件的晶体管、用于制造该纳米器件的方法，以及用于制造该晶体管的方法
技术领域
本发明涉及纳米器件、包括该纳米器件的晶体管、用于制造该纳米器件的方法，以及用于制造该晶体管的方法。更具体而言，本发明涉及一种纳米器件，其包括通过利用在衬底上形成的图样而成形为在期望位置具有期望形状的纳米管或纳米壁，以及涉及包括该纳米器件的晶体管、用于制造该纳米器件的方法，以及用于制造该晶体管的方法。
背景技术
一种使用自下而上的方法(bottom-up process)来制造纳米结构的方法引起很大的关注。该纳米结构以该自下而上方法生长，使得其具有高晶体结构和低位错密度。因而，纳米结构的晶体特性优于通过使用光刻法自上而下的切割方法形成的纳米结构。因此，使用自下而上方法形成的纳米结构具有优于通过自上而下切割方法形成的纳米结构的电学和光学性质。所述纳米结构可以是具有零维结构的纳米粒子、具有一维结构的纳米棒、以及具有二维结构的纳米壁。例如，石墨烯(graphene)(即，碳单层)是二维的纳米结构。
这里，二维结构具有比纳米粒子和纳米棒更大的表面积。此外，二维结构的纵横比大。因此，对二维结构的控制可以比对一维结构的控制更容易。但是，形成具有期望形状的二维纳米结构是困难的。
发明内容
技术问题
提供了一种纳米器件，其通过使用二维纳米构件而被形成为具有期望位置和期望形状，以及提供了包括该纳米器件的晶体管。也提供了制造该纳米器件的方法，以及制造该晶体管的方法。
技术方案
根据本发明的实施方案的纳米器件包括衬底、位于衬底上并具有至少一个开口的掩模层，以及穿过所述开口、沿开口的边缘形成在衬底上的纳米管。所述纳米管在与衬底表面基本垂直的方向延伸穿过该开口。
所述衬底可以包括与纳米管接触的第一衬底部分，以及被第一衬底部分包围的第二衬底部分。第一衬底部分的表面能可以大于第二衬底部分的表面能，第一衬底部分和第二衬底部分之间的表面能的差可以是约0.1J/m2至约5J/m2。
衬底的晶体结构可以与纳米管的晶体结构基本相同。纳米管可以包括下述材料中的至少一种：氧化锌(ZnO)、锌镁氧化物(ZnMgO)、锌镉氧化物(ZnCdO)、锌铍氧化物(ZnBeO)，以及锌镁铍氧化物(ZnMgBeO)。所述衬底可以包括硅、氧化铝、砷化镓、尖晶石、硅、磷化铟、磷酸镓、铟铝化物(indium aluminum)、氮化镓、氮化铟、氮化铝、氧化锌、氧化镁、碳化硅、氧化钛、石英、硼硅酸玻璃(pyrex)、聚合物，以及金属。位于基本平行于衬底表面的方向的纳米管的横截面可以是圆形的或多边形的，以及所述衬底可以通过空间而暴露在外。
根据本发明的实施方案的纳米器件还可以包括位于衬底和掩模层之间的晶种层。所述纳米管可以接触晶种层。所述晶种层可以包括与纳米管接触的第一晶种层部分，以及被第一衬底部分包围的第二晶种层部分。所述晶种层可以包括下述材料中的至少一种：硅、氧化铝、砷化镓、尖晶石、硅、磷化铟、磷酸镓、磷酸铝、氮化镓、氮化铟、氮化铝、氧化锌、氧化镁、碳化硅以及氧化钛；纳米管包括从氮化镓和氧化锌中选出的至少一种材料。
所述至少一个开口可以包括多个开口，且开口之间的距离可以是约10nm至约100μm。所述开口可以具有彼此不同的直径。所述纳米器件可以用于发光器件或生物传感器。
根据本发明的实施方案的纳米器件包括衬底和位于衬底上的掩模层，以及所述掩模层具有至少一个开口，且一纳米壁穿过开口形成在衬底上。所述纳米壁可以在与衬底表面基本垂直的方向延伸穿过所述开口。
所述衬底可以包括接触纳米壁的第一衬底部分以及被第一衬底部分包围的第二衬底部分。第一衬底部分的表面能可以大于第二衬底部分的表面能，第一衬底部分和第二衬底部分之间的表面能的差可以是约0.1J/m2至约5J/m2。
所述至少一个开口可以包括多个开口。所述多个开口可以包括第一开口和第二开口，且所述第一开口和第二开口是交叉的。根据本发明的实施方案的纳米器件还可以包括位于衬底和掩模层之间的晶种层，以及纳米壁可以接触所述晶种层。所述晶种层可以包括与纳米壁接触的第一晶种层部分，以及被第一衬底部分包围的第二晶种层部分。
根据本发明的晶体管包括：源电极；位于源电极上并具有至少一个开口的掩模层；多个纳米管，其穿过所述开口沿所述开口的边缘在源电极上形成，并在与源电极的表面基本垂直的方向上延伸穿过开口；绝缘层，其形成在多个纳米管之间；介电层，其覆盖了绝缘层的上部以及纳米管的表面；栅电极，其形成在纳米管内以覆盖介电层；以及位于栅电极上的漏电极。
源电极可以包括接触多个纳米管的第一源电极部分，以及被第一源电极部分包围的第二源电极部分。第一源电极部分的表面能可以大于第二源电极部分的表面能，第一源电极部分和第二源电极部分之间的表面能的差可以是约0.1J/m2至约5J/m2。
制造根据本发明的实施方案的纳米器件的方法包括：提供衬底；在衬底上形成掩模层，该掩模层具有至少一个开口；以及允许纳米管沿开口的边缘穿过开口在衬底上生长。纳米管可以在与衬底表面基本平行的方向生长。
为使得纳米管能够生长，所述衬底可以包括第一衬底部分，与该第一衬底部分接触的纳米管从该第一衬底部分生长，以及包括被第一衬底部分包围的第二衬底部分。第一衬底部分的表面能可以大于第二衬底部分的表面能，第一衬底部分和第二衬底部分之间的表面能的差可以是约0.1J/m2至约5J/m2。
制造根据本发明的实施方案的纳米器件的方法，还可以包括在衬底和掩模层之间形成晶种层，以及纳米管可以直接在晶种层上生长。为使得纳米管能够生长，晶种层可以包括第一衬底部分，与该第一衬底部分接触的纳米管从该第一衬底部分生长，以及包括被第一衬底部分包围的第二衬底部分。
制造根据本发明的实施方案的纳米器件的方法，包括：在衬底上形成具有至少一个线性开口的掩模层，以及允许纳米壁穿过所述开口在衬底上生长。所述纳米壁可以在与衬底表面基本垂直的方向上生长。
为允许纳米管生长，所述衬底可以包括第一衬底部分，与该第一衬底部分接触的纳米管从该第一衬底部分生长，以及包括被第一衬底部分包围的第二衬底部分。第一衬底部分的表面能可以大于第二衬底部分的表面能，第一衬底部分和第二衬底部分之间的表面能的差可以是约0.1J/m2至约5J/m2。
制造根据本发明的实施方案的纳米器件的方法，还包括在衬底和掩模层之间形成晶种层，以及纳米壁可以直接在晶种层上生长。所述晶种层可以包括第一晶种层部分，与该第一晶种层部分接触的纳米管从该第一晶种层部分生长，以及包括被第一晶种层部分包围的第二晶种层部分。
制造根据本发明的实施方案的晶体管的方法，包括：提供源电极；在源电极上形成掩模层，所述掩模层具有至少一个开口；允许多个纳米管沿所述开口的边缘穿过开口而生长；在所述多个纳米管之间形成绝缘薄膜；形成介电层以覆盖该绝缘层的上部分以及纳米管的表面；通过用介电层覆盖纳米管的内部而形成栅电极；以及在栅电极上形成漏电极。纳米管可以在与衬底的表面基本垂直的方向生长。
所述衬底可以包括第一衬底部分，与该第一衬底部分接触的纳米管从该第一衬底部分生长，以及包括被第一衬底部分包围的第二衬底部分。第一衬底部分的表面能可以大于第二衬底部分的表面能，第一衬底部分和第二衬底部分之间的表面能的差可以是约0.1J/m2至约5J/m2。
制造根据本发明的实施方案的晶体管的方法，还包括在衬底和掩模层之间形成晶种层，所述纳米管可以直接在晶种层上形成。为允许纳米管生长，所述晶种层可以包括第一晶种层部分，与该第一晶种层部分接触的纳米管从该第一晶种层部分生长，以及包括被第一晶种层部分包围的第二晶种层部分。
附图说明
图1是示意性图示了包括根据本发明的第一实施方案的纳米器件的晶体管的局剖立体图。
图2是图示了用于制造图1中的晶体管的方法的流程图。
图3至13示意性图示了用于制造图1的晶体管的方法的每一步骤的过程。
图14示意性图示了包括根据本发明的第一实施方案的纳米器件的发光器件。
图15示意性图示了包括根据本发明的第一实施方案的纳米器件的生物传感器。
图16示意性图示了根据本发明的第二实施方案的纳米器件。
图17示意性图示了根据本发明的第三实施方案的纳米器件。
图18示意性图示了根据本发明的第四实施方案的纳米器件。
图19示意性图示了根据本发明的第五实施方案的纳米器件。
图20是扫描电子显微图像，其示出了穿过掩模层暴露在外的晶种层的期望图样。
图21和图22分别是在图20的晶种层上形成的纳米管的平面扫描电子显微图像和立体扫描电子显微图像。
图23是高分辨率束加速器的X射线衍射图表，其图示了晶种层和纳米管的外延(epitaxy)关系。
图24是对应于图23中的X射线衍射图表中XXIV部分的X射线衍射峰值的放大部分。
图25示出了方位角(φ)扫描衍射强度，其图示了晶种层和纳米管之间的外延关系。
图26至28是纳米管的透射电子显微镜分析图像。
图29是由低温和室温的光致发光光谱测量形成的光致发光光谱图。
图30示出了室温光致发光光谱的结果。
图31至34是立体扫描电子显微图像，其图示了具有2.4μm、1.6μm、1.2μm以及0.8μm的受控间隔的纳米管。
图35至38是平面扫描电子显微图像，其图示了具有2.4μm、1.6μm、1.2μm以及0.8μm的受控间隔纳米管。
图39至42是立体扫描电子显微图像，其图示了具有200nm、400nm、600nm以及800nm的受控直径的纳米管。
图43至46是平面扫描电子显微图像，其图示了具有200nm、400nm、600nm以及800nm的受控直径的纳米管。
图47至48分别是形成为“POSTECH”形状的纳米器件的平面扫描电子显微图像以及立体扫描电子显微图像
图49图示了当向发光器件施加电场时，从发光器件发出的电流密度。
图50是示出了图49的Fowler-Nordheim转换图表的图表。
图51示出了包括具有约6μm的间隔的纳米管的发光器件的发射电流密度的稳定性。
图52和图53分别是在暗室和具有照明的室内拍摄的发光器件的发光图像。
具体实施方式
应理解的是，当一个元件被称为在另一个元件之“上”时，它可以直接在另一元件之上，或者它们之间也可能存在居间元件。相反，如果一个元素被为“直接”在另一元素之“上”时，它们之间则不存在居间元件。
应理解的是，虽然术语第一、第二、第三以及其它可以在本说明书中用于描述各种元件、部件、区域、层，和/或截面，但这些元件、部件、区域、层，和/或截面不应被这些术语所局限。这些术语仅用于将一个元件、部件、区域、层，和/或截面与另一元件、部件、区域、层，和/或截面区分开来。因此，下述的第一元件、部件、区域、层，和/或截面可以被称为第二元件、部件、区域、层，和/或截面，而不背离本发明的教导。
本说明书中使用的术语词汇仅用于描述具体实施方案的目的，并不意在限制本发明。如本说明书中所述，单数形式的“一”“一个”和“该”意在一并包括复数形式，除非上下文清晰地表示有其它含义。还应理解的是，术语“包括”和/或“包括……的”或“包含”和/或“包含……的”用于本说明书时，明确了所述特征、区域、整体、步骤、操作、元件和/或部件的存在，但并不排除一个或多个其他特征、区域、整体、步骤、操作、元件、部件和/或其结合的存在或添附。
空间相关的术语，诸如，“之下”、“以下”、“下”、“之上”、“上”、“在……上”以及类似的术语，在这里可以用于便于描述，以描述如附图中所示的一个元件或特征与另一元件或特征的关系。应理解的是，所述空间相关的术语意在包括除了包括附图中描述的方位之外，还包括器件在使用或操作中的其他方位。例如，如果图中的装置被颠倒过来，被描述为在其他元件或特征“之下”或“以下”的元件将被定向为在该其他元件或特征“之上”。因此，示例性术语“之下”可以既包括之上的也包括之下的方位。器件也可以以其他方式被旋转90度取向或在其他方位上，那么这里使用的空间相关的描述词语将被相应地解释。
本说明书中使用的所有术语——包括技术和科学术语——具有与本发明所属领域的普通技术人员所理解的通常含义相同的含义。还应理解的是，这些术语——诸如在通用词典中定义的术语——应被解释为具有与它们在相关领域的文本中以及本公开内容中的含义相一致的含义，且除非在本说明书中明文定义，不应被解释为理想化的或过于正式的含义。
在本说明书中参照示意性图示了理想化的本发明的实施方案的立体图描述了实施方案。同样，由于例如制造技术和/或公差产生所述图示在形状上的改变都是可以预期的。因此，实施方案不应被解释为局限于本说明书中图解的区域的特定形状，而是包括形状的偏差例如由于制造原因产生的形状偏差。例如，图示或描述为平坦的区域通常可能具有粗糙和/或非线性的特性。此外，图示的尖角可以是成圆形的。因此，附图中图示的区域是示意性质的，且它们的形状并不意在图示区域的精确形状，且并不意在限制本发明的范围。
“纳米”在本说明书中表示纳米级的。此外，“纳米管”在本说明书中表示具有空心的纳米级结构，以及“纳米壁”表示具有壁形状的纳米级结构。
本发明的实施方案参照图1至19在下文阐释。这些实施方案仅用于阐释本发明，而非限制本发明。
图1示意性示出了根据本发明的第一实施方案的纳米器件的晶体管1000。此外，图1是图示了晶体管1000的局剖立体图。图1中示出的纳米器件100小至纳米级。因此，纳米器件100被放大了，以在图1中示出。虽然图1中纳米器件100的数量是四个，图1中示出的实施方案仅用于阐释本发明，本发明并不限于该图。因此，晶体管1000可以包括多个纳米器件。
如图1所示的，晶体管1000包括纳米器件100、绝缘体60、漏电极70，介电层80，以及栅电极90。这里，纳米器件100包括衬底10、掩模层40，以及纳米管50。衬底10充当了源电极。
衬底10可以包括氮化镓、氧化锌、单晶蓝宝石、砷化镓、尖晶石、硅、碳化硅、磷化铟、石英或硼硅酸玻璃(pyrex)。在使用单晶硅、石英或硼硅酸玻璃形成衬底10的情况下，衬底10的尺寸可以增大。因此，可以节省形成纳米器件100所需的成本。特别地，假如使用单晶硅衬底，衬底10的导电性可以被有效地控制。因此，可以制造各种器件。此外，衬底10被图样化以在一个晶体管1000上形成一个源电极。因此，施加至晶体管1000的每一源电极的电压可以被控制，因为源电极彼此是电绝缘的。
掩模层40位于衬底10上。通过使用蚀刻方法，开口401被形成为穿过掩模层40。纳米管50沿开口401的边缘形成，并沿基本垂直于衬底10的表面101的方向沿伸。即，纳米管50沿X轴的方向延伸。纳米管50的直径和形状可以被控制。
衬底10的表面101可以包括第一衬底部分1011以及第二衬底部分1013，且第一衬底部分1011可以与纳米管50接触。第二衬底部分1013可以不与纳米管50接触。第二衬底部分1013被第一衬底部分1011包围。这里，第一衬底部分1011的表面能相对大于第二衬底部分1013的表面能。因此，纳米管50被直接形成在第一衬底部分1011上，并可以不被形成在第二衬底部分1013上。第一衬底部分1011和第二衬底部分1013之间的表面能之差取决于其表面曲率半径。第一衬底部分1011可以具有十分小的半径曲率半径，因为第一衬底部分1011接触掩模层40，而另一方面，第二衬底部分1013是衬底的表面，因此第二衬底部分1013的曲率半径是无限大的。因此，第二衬底部分1013的表面能小于第一衬底部分的表面能。由于该能量上的差距，纳米壁或纳米管可以沿对应于衬底10和开口401之间的边界的第一衬底部分1011生长。
这里，第一衬底部分1011和第二衬底部分1013之间的表面能的差可以是约0.1J/m2至约5J/m2。如果第一和第二衬底部分1011和1013之间的表面能之差过低或过高，纳米管或纳米壁可能不能生长。
纳米管50可以使用氧化锌(ZnO)、氧化锌镁(ZnMgO)、氧化锌镉(ZnCdO)、氧化锌铍(ZnBeO)或氧化锌铍镁(ZnMgBeO)形成。
如果衬底10使用氮化镓形成，纳米管50可以使用氧化锌形成。或者，衬底10和纳米管50可以使用氧化锌形成，以及或者，衬底10和纳米管50可以使用氮化镓形成。如果纳米管50在衬底10上外延地生长，可以不在衬底10上形成晶种层。纳米管50可以通过使用金属有机化学气相淀积(MOCVD)法沉积在衬底10上。
绝缘体60形成在多个纳米管50之间。因此，纳米器件100彼此电绝缘。此外，绝缘体60可以位于充当源电极的衬底10和漏电极70之间，以使衬底10可以与漏电极70绝缘。因此，纳米器件100的操作可以被分别控制。漏电极70位于纳米管50和绝缘体60之上，介电层80形成在漏电极70和纳米管50的内侧面，以及介电层80可以将衬底10与栅电极90电绝缘。此外，介电层80可以将漏电极70与栅电极90电绝缘。
在图1中的晶体管1000与电源联接的情况下，电极可以从充当源电极的衬底10流到漏电极70。在通过向栅电极90施加电压而在纳米管50处产生电场的情况下，通道的电阻可以被改变。因此，可以控制多个载流子的流动。
图1中的纳米管50在X轴方向上延伸，以具有相对大的栅极区域。从而可以制造具有相对大的开关功能的晶体管1000。在下文中，将结合图2至13阐释制造晶体管1000的方法。
图2图示了用于制造图1中的晶体管的方法的流程图，而图3至13示意性图示了用于制造图1的晶体管的方法的各个步骤的过程。在下文中，将参照图3至13，阐释图2中图示的每一步骤。
如图2所示，在步骤10中提供了衬底10。在衬底10上可以形成晶种层。如图3所示，衬底10的表面101可以基本垂直于x轴的方向。
之后，在图2的步骤20中，掩模层40形成在衬底10上。掩模层40可以包括非晶的二氧化硅或氮化硅。如图4所示，可以使用等离子体增强化学气相淀积(PECVD)法将掩模层40形成在衬底的表面101上。掩模层40的厚度可以是约10nm至约300nm。
在图2的步骤30中，在掩模层40上形成光致抗蚀剂层45。该光致抗蚀剂层45可以使用聚甲基丙烯酸甲酯(PMMA)形成。如图5所示，使用旋涂方法，用光致抗蚀剂材料涂覆掩模层40。光致抗蚀剂材料接着被烘烤以形成光致抗蚀剂层45。
在图2的步骤40中，通过向光致抗蚀剂层45提供光线或电子束，形成图样。如图6所示，所述光线或电子束被提供给光致抗蚀剂层45，使得可以形成具有期望形状的图样。
在图2的步骤50中，通过使用显影剂蚀刻光致抗蚀剂层45，使得光致抗蚀剂层45的被暴露在光线或电子束下的部分被选择性地去除。因此，如图7所示，掩模层40可以穿过图样被暴露。
在图2的步骤60中，掩模层40接着被蚀刻，以形成开口401，它也可以使用等离子体被物理蚀刻。或者，掩模层40可以使用化学溶液被化学蚀刻。光致抗蚀层45接着通过有机溶液被去除。因此，如图8所示，衬底10可以通过掩模40的开口401被暴露。
在图2的步骤70中，通过在反应器中提供反应前体，在开口401中形成纳米管50。通过在掩模层40上进行金属有机化学气相淀积，纳米管50仅被形成在开口401上。
二乙基锌(DEZn)和氧气(O2)可以用作反应前体。在提供反应前体时，在一侧通过载气传送DEZn，并从另一侧注入氧气。因此，如图9所示，沿开口401的边缘可形成纳米管，该纳米管包括由TMGa中的Ga和氨(NH3)的氮(N)之间的反应形成的GaN。
在图2的步骤80中，多个纳米管50之间形成了绝缘体60。也即，如图10所示，纳米管50可以通过绝缘体60彼此电绝缘。此外，绝缘体60可以使充当源电极的衬底10与漏电极70绝缘。绝缘体60可以使用非导电材料形成。
在图2的步骤90中，漏电极70形成在绝缘体60和纳米管50上。如图11所示，漏电极70通过倾斜旋转淀积方法形成。图11中的放大圆图示了在x轴方向沿圆形虚线截取的横截面，且如图11的放大圆所示，漏电极50可以仅形成在纳米管50之上。
在图2的步骤100中，介电层80形成在漏电极70上和纳米管50内。图12中的放大圆图示了在x轴方向沿圆形虚线截取的截面图。如图12中的放大圆所示，介电层80被形成在漏电极70上和形成在纳米管50的内表面。介电层80形成在纳米管50的整个内表面上，此外，介电层80可以使漏电极70与栅电极90绝缘。
在图2的步骤110中，栅电极90形成在纳米管50之内。如图13所示，通过形成栅电极90，可以制造晶体管1000。图13的放大圆是在x轴方向沿圆形虚线截取的截面图，且如图13的放大圆所示，可以使用栅电极90和漏电极70形成晶体管。如果将电源连接至衬底10，则多个载流子被提供通过衬底10，且所述载流子朝向漏电极70流动。通过向栅电极90施加的电压，可以控制源电极和漏电极70之间的载流子流。
图14示意性图示了发光器件2000，其包括根据本发明的第一实施方案的纳米器件100。图14中的发光器件2000的结构与图1中的晶体管1000的结构基本相同，因此相同的参考数字将用于指代与第一实施方案中描述过的部分相同或相似的部分，并省略进一步的解释。
如图14所示，绝缘体60形成在多个纳米管50之间。电极50形成在多个纳米管50之上，使得电极12可以接触多个纳米管50。因此，如果被连接至电极12和衬底10的电源14提供电压，可以从纳米管50发光。电子通过沿x轴方向延伸的纳米管50传输，因此可以使传输效率优良。
纳米管50包括外面501和内面503，因此纳米管50的面积可以较大。因此，当具有不同类型结构或量子阱结构的发光层形成在纳米管50的表面时，由于发光层的加大的面积，发光效率可以十分高。此外，纳米管50的下端部505仅与衬底10接触，因此接触面积可以是十分小的。因此，虽然向发光器件2000施加相同电压，电流密度可以增加。因此，可以利用相对较小量的电力使得发光最大化。
此外，发光器件2000的电力消耗相对较小，因此发光器件2000的能量效率可以相对较高。可以使用上述方法形成发光二极管。
图15示意性地图示了生物传感器3000，其包括根据本发明的第一实施方案的纳米器件100。
如图15所示，与预定的酶发生反应的反应材料16可以形成在纳米管50的外面501上。反应材料16可以与酶发生反应，以引起纳米管50的电压改变。形成在纳米管50上的电极12和衬底10被连接至显示部分18，使得纳米管50的电压变化显示在该显示部分18。可以以上述的方式制造选择性地与预定的酶发生反应的生物传感器3000。纳米管50具有宽的表面积，因而检测效率较高，因此，纳米管50可以适合于生物传感器3000。
图16示意性地示出了根据本发明的第二实施方案的纳米器件200。图16的放大圆是纳米器件200的内部的截面图。图16中的纳米器件200的结构与图1中的晶体管1000包括的纳米器件100的结构基本相同，因此相同的参考数字将被用于指代与第一实施方案中描述过的部分相同或相似的部分，并省略进一步的解释。
如图16所示，纳米器件200包括衬底10、缓冲层20、晶种层30、掩模层40以及纳米管52。具有(111)晶面的单晶硅衬底可以用作衬底111。
可以通过使用各种材料来形成衬底10，以便控制控制晶种层30的结晶特性、或以便不使用缓冲层20或晶种层30。衬底10可以具有基本平行于x-y平面方向的表面101。
缓冲层20形成在衬底10上。缓冲层20可以降低由于在衬底10和在缓冲层20上直接形成的晶种层之间的晶格常数之差引起的应力。例如，缓冲层20可以使用氮化铝形成。
晶种层30可以形成在缓冲层20上。晶种层30可以使用以下方法形成：化学气相淀积(CVD)、金属有机化学气相淀积(MOCVD)、溅镀法(sputtering)、电子束法、电子束蒸发法、热蒸发法、脉冲激光淀积法、分子束外延法、化学束蒸发法、热液合成法(hydrothermalsynthesis)以及类似方法。例如，晶种层30可以是使用氮化镓形成的外延薄膜。
掩模层40和光致抗蚀剂层(未示出)通过使用与图2中示出的基本相同的方法形成在晶种层30上，并接着被蚀刻。因此，具有矩形形状的开口402可以在掩模层40形成。在形成开口402之后，去除光致抗蚀剂层(未示出)。掩模层40可以通过淀积二氧化硅形成，掩模层40的厚度可以是约几纳米到几十微米。掩模层40可以使用能够使得纳米管52生长的材料形成。
此后，反应前体被注入反应器，使得在x轴方向延伸的纳米管52可以穿过开口402形成。二乙基锌(DEZn)和氧气(O2)可以作为反应前体注入反应器。DEZn充当了锌源，使得包含通过锌和氧气(O2)之间的反应而形成的氧化锌的纳米管52可以在晶种层30上形成。纳米管52可以选择性地在晶种层30的预定部分上生长。各向异性的表面能可以用于使得纳米管52能够从晶种层30的预定部分生长。因此，纳米管52可以垂直于衬底10的表面101生长。
氮化镓和氧化锌具有基本相同的晶体结构。氧化锌的
Figure BPA00001212968400131
晶面和{1120}晶面的表面能低于氧化锌的{0001}晶面的表面能。因此，导致了包括氧化锌的纤锌矿的非催化生长，因为纤锌矿的晶体结构具有相对大的表面能的各向异性性质。表面能的各向异性性质可以允许包括氧化锌的纳米管52在[0001]方向生长。包括在晶种层30中的氮化镓和包括在纳米管52之内的氧化锌具有基本相同的晶体结构。此外，氮化镓和氧化锌之间的晶格常数差别相对较小，约1.9％。因此，具有单晶性质的纳米器件可以通过高品质外延的生长形成。
可以形成具有包含氮化镓的晶种层和包含氧化锌的纳米管52的纳米器件。上述的实施方案仅是阐释本发明而并不限制本发明。因此，晶种层和纳米管可以使用不同材料形成。上述纳米管包括纳米壁，因此所述纳米管可以被称为纳米壁。
纳米管52从晶种层30外延地生长，使得纳米管52可以在x轴方向延伸。因此，纳米管52可以被晶种层30刚性支持，也因此，纳米管52可以被稳定地制造。纳米管52沿开口402的边缘形成在晶种层30上，因此纳米管52可以具有矩形形状。
如图16的放大圆所示，纳米管52可以在晶种层30上生长。纳米管52的外侧表面接触掩模层402。穿过开口402暴露的晶种层30可以包括第一晶种层部分301以及第二晶种层部分303。这里，第一晶种层部分301对应于直接位于纳米管52之下的部分，并与掩模层40相邻。此外，第二晶种层部分303对应于被第一晶种层部分301围绕的部分。
第一晶种层部分301相邻于掩模层40，因此第一晶种层部分301的表面能大于第二晶种层部分303的表面能，因为开口402具有至少一个侧面。因此，纳米管52仅形成在具有高表面能的第一晶种层部分301上。
图17示意性示出了根据本发明的第三实施方案的纳米器件300。图17中的纳米器件300的结构与图16中的纳米器件200的结构基本相同，因此相同的参考数字将用于指代与第一实施方案中描述过的部分相同或相似的部分，并省略进一步的解释。
如图17所示，形成了具有三棱柱形状的纳米管53。当开口403被形成为三角形时，纳米管53可以沿开口403的边缘生长。因此，可以形成具有三棱柱形状的多个纳米管53。
如上所述，将开口形成为具有圆形或多边形，从而形成具有期望形状的纳米管。所述具有期望形状的纳米管可以用于各种器件中。纳米管之间的间隔也可以被调整，以使纳米管可以用于各种器件。
相反，常规纳米管的形状和位置是不可以被控制的，因此，限制了常规纳米管用于各种器件。另一方面，上述问题可以得到解决，因为根据本发明的纳米管的形状和位置是可以控制的。
图18示意性示出了根据本发明的第四实施方案的纳米器件400。图18中的纳米器件400除纳米壁54外，与图16中的纳米器件200基本相同。因此相同的参考数字将用于指代与第一实施方案中描述过的部分相同或相似的部分，并省略进一步的解释。
如图18所示，在将掩模层40形成在晶种层上之后，将线性开口404形成在掩模层40。因此，当使用金属有机化学气相淀积时，纳米壁54可以仅穿过开口404形成。因此，纳米壁54可以被有效地形成。这里，开口404具有“X”形状，使得可以形成具有“X”形状的纳米壁。
图19示意性图示了根据本发明的第五实施方案的纳米器件500。图19中的纳米器件500除纳米壁55外，与图18中的纳米器件400基本相同。因此相同的参考数字将用于指代与第一实施方案中描述过的部分相同或相似的部分，并省略进一步的解释。
如图19所示，开口405可以被线性形成为具有波形形状，以使得可以形成具有波形形状的纳米壁55。因此开口405的形状可以根据需要受到控制，以形成具有各种形状的纳米壁55。此外，纳米壁55的位置可以根据需要受到控制，因此纳米壁55之间的间隔可以根据需要受到控制。
相反，常规纳米壁的形状和位置不可以被控制，因此，限制了常规纳米壁55用于各种器件。另一方面，上述问题可以得到解决，因为根据本发明的纳米壁的形状和位置是可以控制的。
在下文中将参照实施例更充分地描述本发明。这些实施例仅用于阐释本发明，而非限制本发明。
实施例1
通过使用氮化镓，在单晶硅衬底上形成晶种层。为了使用金属有机化学气相淀积(MOCVD)来形成包括氮化镓的外延晶种层，包括氮化铝的缓冲层被形成为约10nm至约50nm的厚度。接着在缓冲层上形成晶种层。
非晶的二氧化硅(SiO2)或氮化硅(SiNx)被淀积在晶种层上，以形成图样化晶种层所需要的掩模层。在这一情况下，使用等离子体增强化学气相淀积。因此，在晶种层上形成了厚度为约20nm至约30nm的掩模层。使用旋涂方法，将光敏树脂涂覆在掩模层上，并接着进行烘焙。光敏树脂是聚甲基丙烯酸甲酯(PMMA)。
在掩模层上形成光敏树脂之后，加热该光敏树脂。光敏树脂被暴露至光线或电子束以形成期望的图样。随后，光敏树脂被显影剂显影，以使得光敏树脂的被暴露至光线或电子束的部分被去除。因此，掩模层被部分暴露。通过使用作为掩模图样的光敏树脂的图样，蚀刻掩模层的暴露部分，从而使得晶种层被部分暴露，接着使用有机溶液去除光敏树脂。
图20是扫描电子显微图像，其示出了穿过掩模层暴露在外的晶种层的期望图样。黑色部分标识掩模层，而灰色部分表示晶种层。
如图20所示，具有三角形、矩形以及圆形的形状的晶种层穿过由黑色部分表示的掩模层的开口被暴露出来。因此形成具有不同尺寸的三角形、矩形以及圆形的形状的晶种层。此后，使用金属有机化学气相淀积(MOCVD)法，在晶种层上形成包括氧化锌的纳米管。
图21和22分别是在图20中的晶种层上形成的纳米管的平面扫描电子显微图像和立体扫描电子显微图像。如图21和图22所示，沿开口的边缘形成具有三角形、矩形以及圆形形状的纳米管。通过控制开口的尺寸，形成不同尺寸的具有三角形、矩形和圆形形状的纳米管。因此，根据实施例1根据需要控制纳米管的尺寸。
图23至25是高分辨率束加速器的X射线衍射图表，其图示了晶种层和纳米管之间的外延关系。这里，使用约1.54埃的单色光作为X射线。
如图23所示，分析了根据ω-2θ衍射扫描的X射线强度。在这一情况下，(111)方向的峰值被显示为在含硅衬底处，(0002)方向的峰值被显示为在含氮化铝的缓冲层处。(0004)晶面的峰值被显示为在含氮化镓(GaN)的晶种层以及含氧化锌(ZnO)的纳米管处。因此，晶种层和纳米管基本沿同一方向被布置。
图24是对应于图23的X射线衍射图表的XXIV部分的X射线衍射峰值的放大部分的图表。如图24所示，含氮化镓(GaN)的晶种层的峰值与含氧化锌(ZnO)的纳米管的峰值是分离的。
图25示出了方位角(φ)扫描衍射强度，图示了晶种层和纳米管之间的外延关系。
如图25所示，当方位角从含氮化镓的晶种层的(1012)衍射峰值旋转约360°时，可以观察到对应于
Figure BPA00001212968400161
的六个峰值。当方位角从纳米管的(1012)衍射峰值旋转约360°时，在基本相同的φ位置观察到衍射峰值。这是因为纳米管外延地在晶种层上生长。
图26至28是纳米管的透射电子显微镜分析图像。图26是纳米管的透射电子显微镜图像，图27是纳米管的电子衍射图样的透射电子显微镜分析图像，以及图28是放大的高分辨率透射电子显微镜图像。
如图26所示，纳米管沿预定方向以约15nm的相对均匀的厚度生长为。此外，图27中的纳米管的电子衍射图样示出了规则衍射图样，作为图26中获得的衍射图样。因此，所生长的纳米管被证明为单晶的。图27示出了晶面的代表性衍射图样。图26和图27示出了具有单晶的纳米管[0001]在晶向上生长。如图28所示，在纳米管中未发现位错或堆垛层错。因此所制造的纳米管不具有晶体缺陷。
图29是由低温和室温光致发光光谱测量形成的光致发光光谱图表。这里，低温是约10K。
如图29所示，在约10K的温度下的低温光致发光光谱中，主峰值在以下光子能的位置观测到：3.29eV(图30)、3.317eV、3.358eV以及3.451eV。
这里，约3.29eV和3.317eV的发光峰值对应于施主-受主对的跃迁(donor-acceptor pair transition)引起的发光。此外，3.358eV的发光峰值对应于与包括氧化锌的纳米管的中性施主结合的激子的引起的发光。约3.451eV的发光峰值对应于与包括氮化镓的晶种层的中性施主结合的激子的引起的发光。
虽然包括了氧化锌的纳米管的发光有效体积是包括氮化镓的晶种层的发光有效体积的约7/1000，但是纳米管的发光强度更高。这是因为，包括高纯度的单晶的高质量纳米管通过使用高纯度前体和气体的非催化金属有机化学气相淀积(MOCVD)法形成。
图30是室温光致发光光谱的结果。在约3.29eV观察到NBE(近带边发光)。此外，未观察到由晶体缺陷导致的在约2.2eV处的发光。因此，证实了纳米管的优良的晶体性能。
实施例2
通过与实施例1基本相同的过程形成多个纳米管。开口之间的间隔在实施例2中得到控制，以及实施例2中开口之间的间隔被控制的间隔为2.4μm、1.6μm、1.2μm以及0.8μm，从而形成多个具有圆形截面的纳米管。
图31至34是立体扫描电子显微图像，其图示了具有2.4μm、1.6μm、1.2μm以及0.8μm的受控间隔的纳米管。此外，图35至图38是平面扫描电子显微图像，其图示了具有2.4μm、1.6μm、1.2μm以及0.8μm的受控间隔的纳米管。因此，图31对应于图35，图32对应于图36，图33对应于图37，以及图34对应于图38。
如图31至38所示，在实施例2中，纳米管的间隔根据需要受到控制控。因此，通过规律地布置多个纳米管，可以形成高度集成的纳米器件。
实施例3
实施例3中的纳米管的直径是受控的。该受控直径为约200nm、400nm、600nm以及800nm。因此，多个具有不同的直径的纳米管被形成为具有圆形截面。
图39-42是立体扫描电子显微图像，其图示了具有200nm、400nm、600nm以及800nm的受控直径的纳米管。此外，图43至图46是平面扫描电子显微图像，其图示具有200nm、400nm、600nm以及800nm的受控直径的纳米管。因此，图39对应于图43，图40对应于图44，图41对应于图45，以及图42对应于图46。
如图39至42所示，在实施例3中，纳米管的直径根据需要受到控制。因此，通过控制多个纳米管的直径，可以形成高度集成的纳米器件。
实施例4
通过与实施例1基本相同的过程，制造纳米器件。不过，开口被形成为线性形状或弯曲线性形状，从而在晶种层上形成纳米壁。
图47至48分别是形成为“POSTECH”形状的纳米器件的平面扫描电子显微图像以及立体扫描电子显微图像。如图47和图48所示，通过形成具有各种线性形状的开口，形成具有期望形状的纳米壁。因此，纳米壁的位置和形状在实施例4中根据期望受到控制。
实施例5
通过与实施例1至3基本相同的方法，制造纳米器件。在具有800μm ×800μm尺寸的衬底上形成多个具有约2.8μm的长度以及约200μm的直径的纳米管。这里，分别通过纳米管之间的例如1μm、2μm、3μm、6μm、9μm以及12μm的固定间隔，形成六边形的形状。在通过上述方法形成的纳米管的上端形成一电极，并将电源连接至该电极和衬底。因此，制造了具有当施加电场时从其发出光线的纳米管的发光器件。这里，发光器件的结构与图14中的发光器件基本相同。
图49是一图表，图示了当向发光器件施加电场时，从发光器件发出的电流密度。
如图49所示，当纳米管之间的间隔增加时，所发出的电流密度增加。因此，所发出的电流密度一直增加到纳米管之间的间隔变成约6μm。不过，当纳米管之间的间隔过度增加时，所发射的电流密度会降低。
图50是示出了图49的Fowler-Nordheim转换的图表。
如图50所示，当纳米管之间的间隔增加时，β值增大。这里，β值与施加至纳米管的局部电场相关。当β值增大时，所发出的电流密度增加。因此发光器件的电场发射能力与纳米管之间的间隔的增加相对应地增加。因此，具有相对大的发射效率的发光器件可以通过控制纳米管的位置而形成。
图51示出了包括具有约6μm的间隔的纳米管的发光器件的发射电流强度。
图51示出了由约10V/μm的电场从图50的x轴发出的电流密度相对于时间的结果。如图51所示，发光器件的发射电流密度恒定地维持约4000秒。发光器件的发射电流密度几乎是不变的。因此证实了发光器件的稳定运行。
图52和图53是分别在暗室和具有照明的室内拍摄的发光器件的发光相片。
如图52示出的，发光器件在暗室中发光。此外，如图53所示，发光器件在具有光线的室内充分发光。因此，发光器件的发光与地点无关，因此发光器件可以用于显示器件。

Claims (36)

1.一种纳米器件，包括：
衬底；
位于衬底上的掩模层，该掩模层具有至少一个开口；以及
穿过所述开口沿所述开口的边缘形成在衬底上的纳米管，该纳米管在与衬底的表面基本垂直的方向延伸穿过所述开口。
2.根据权利要求1所述的纳米器件，其中所述衬底包括：
与纳米管接触的第一衬底部分；以及
被第一衬底部分包围的第二衬底部分。
3.根据权利要求2所述的纳米器件，其中第一衬底部分的表面能大于第二衬底部分的表面能，第一衬底部分和第二衬底部分之间的表面能的差是约0.1J/m2至约5J/m2。
4.根据权利要求1所述的纳米器件，其中衬底的晶体结构与纳米管的晶体结构基本相同。
5.根据权利要求4所述的纳米器件，其中纳米管包括下述材料中的至少一种：氧化锌(ZnO)、锌镁氧化物(ZnMgO)、锌镉氧化物(ZnCdO)、锌铍氧化物(ZnBeO)，以及锌镁铍氧化物(ZnMgBeO)。
6.根据权利要求4所述的纳米器件，其中所述衬底包括硅、氧化铝、砷化镓、尖晶石、硅、磷化铟、磷酸镓、铟铝化物、氮化镓、氮化铟、氮化铝、氧化锌、氧化镁、碳化硅、氧化钛、石英、硼硅酸玻璃、聚合物，以及金属。
7.根据权利要求1所述的纳米器件，其中纳米管的在与衬底表面基本平行的方向上的横截面是圆形的或多边形的，以及所述衬底通过空间而暴露在外。
8.根据权利要求1所述的纳米器件，还包括位于衬底和掩模层之间的晶种层，
其中纳米管与晶种层接触。
9.根据权利要求8所述的纳米器件，其中所述晶种层包括：
与纳米管接触的第一晶种层部分；以及
被该第一衬底部分包围的第二晶种层部分。
10.根据权利要求8所述的纳米器件，其中所述晶种层包括下述材料中的至少一种：硅、氧化铝、砷化镓、尖晶石、硅、磷化铟、磷酸镓、磷酸铝、氮化镓、氮化铟、氮化铝、氧化锌、氧化镁、碳化硅以及氧化钛；而所述纳米管包括从氮化镓和氧化锌中选出的至少一种材料。
11.根据权利要求1所述的纳米器件，其中所述至少一个开口包括多个开口，且所述开口之间的距离是约10nm至约100μm。
12.根据权利要求11所述的纳米器件，其中所述开口具有彼此不同的直径。
13.根据权利要求1所述的纳米器件，其中所述纳米器件用作发光器件或生物传感器。
14.一种纳米器件，包括：
衬底；
位于衬底上的掩模层，所述掩模层具有至少一个开口；以及
纳米壁，其穿过开口形成在衬底上，该纳米壁在与衬底的表面基本垂直的方向延伸穿过所述开口。
15.根据权利要求14所述的纳米器件，其中所述衬底包括：
接触纳米壁的第一衬底部分；以及
被第一衬底部分包围的第二衬底部分。
16.根据权利要求15所述的纳米器件，其中第一衬底部分的表面能大于第二衬底部分的表面能，以及第一衬底部分和第二衬底部分之间的表面能的差是约0.1J/m2至约5J/m2。
17.根据权利要求14所述的纳米器件，其中所述至少一个开口包括多个开口，所述多个开口包括第一开口和第二开口，且所述第一开口和所述第二开口是交叉的。
18.根据权利要求14所述的纳米器件，还包括位于衬底和掩模层之间的晶种层，
其中纳米壁接触所述晶种层。
19.根据权利要求18所述的纳米器件，其中所述晶种层包括与纳米壁接触的第一晶种层部分；以及
被该第一衬底部分包围的第二晶种层部分。
20.一种晶体管，包括：
源电极；
位于源电极上的掩模层，该掩模层具有至少一个开口；
多个纳米管，其穿过所述开口沿所述开口的边缘在源电极上形成，所述纳米管沿与源电极的表面基本垂直的方向延伸穿过所述开口；
绝缘层，其形成在多个纳米管之间；
介电层，其覆盖了绝缘层的上部以及纳米管的表面；
栅电极，其形成在纳米管内以覆盖介电层；以及
位于栅电极之上的漏电极。
21.根据权利要求20所述的晶体管，其中源电极包括接触所述多个纳米管的第一源电极部分，以及被第一源电极部分包围的第二源电极部分，
其中第一源电极部分的表面能大于第二源电极部分的表面能，以及第一源电极部分和第二源电极部分之间的表面能的差是约0.1J/m2至约5J/m2。
22.纳米器件的制造方法，该方法包括：
提供衬底；
在衬底上形成掩模层，该掩模层具有至少一个开口；以及
允许纳米管沿开口的边缘穿过开口在衬底上生长，
其中纳米管在与衬底的表面基本垂直的方向生长。
23.根据权利要求22所述的方法，其中所述衬底包括：第一衬底部分，与该第一衬底部分接触的纳米管从该第一衬底部分生长，以及
被该第一衬底部分包围的第二衬底部分。
24.根据权利要求23所述的方法，其中第一衬底部分的表面能大于第二衬底部分的表面能，第一衬底部分和第二衬底部分之间的表面能的差是约0.1J/m2至约5J/m2。
25.根据权利要求22所述的方法，还包括在衬底和掩模层之间形成晶种层，
其中纳米管直接在晶种层上生长。
26.根据权利要求25所述的方法，其中所述晶种层包括：第一衬底部分，与该第一衬底部分接触的纳米管从该第一衬底部分生长：以及
被该第一衬底部分包围的第二衬底部分。
27.制造纳米器件的方法，该方法包括：
提供衬底；
在衬底上形成掩模层，该掩模层具有至少一个线性开口；以及
允许纳米壁穿过所述开口在衬底上生长；
其中纳米壁在与衬底的表面基本垂直的方向生长。
28.根据权利要求27所述的方法，其中所述衬底包括：第一衬底部分，与该第一衬底部分接触的纳米管从该第一衬底部分生长；以及
被该第一衬底部分包围的第二衬底部分。
29.根据权利要求28所述的方法，其中第一衬底部分的表面能大于第二衬底部分的表面能，第一衬底部分和第二衬底部分之间的表面能的差可以是约0.1J/m2至约5J/m2。
30.根据权利要求27所述的方法，还包括在衬底和掩模层之间形成晶种层，
其中纳米壁直接在所述晶种层上生长。
31.根据权利要求30所述的方法，其中所述晶种层包括：第一晶种层部分，与该第一晶种层部分接触的纳米管从该第一晶种层部分生长；以及
被该第一晶种层部分包围的第二晶种层部分。
32.制造晶体管的方法，包括：
提供源电极；
在源电极上形成掩模层，所述掩模层具有至少一个开口；以及
允许多个纳米管沿所述开口的边缘穿过开口而生长；
在多个纳米管之间形成绝缘薄膜；
形成介电层以覆盖绝缘层的上部分以及纳米管的表面；
通过由介电层覆盖纳米管的内部形成栅电极；以及
在栅电极上形成漏电极；
其中纳米管在与衬底的表面基本垂直的方向生长。
33.根据权利要求32所述的方法，其中所述衬底包括：第一衬底部分，与该第一衬底部分接触的纳米管从该第一衬底部分生长；以及
被该第一衬底部分包围的第二衬底部分。
34.根据权利要求33所述的方法，其中第一衬底部分的表面能大于第二衬底部分的表面能，第一衬底部分和第二衬底部分之间的表面能的差可以是约0.1J/m2至约5J/m2。
35.根据权利要求32所述的方法，其中还包括在衬底和掩模层之间形成晶种层，
其中纳米管直接在所述晶种层上生长。
36.根据权利要求32所述的方法，其中所述晶种层包括：第一晶种层部分，与该第一晶种层部分接触的纳米管从该第一晶种层部分生长；以及
被该第一晶种层部分包围的第二晶种层部分。
CN200880127716.0A 2008-02-04 2008-02-05 纳米器件、包括该纳米器件的晶体管、用于制造该纳米器件的方法,以及用于制造该晶体管的方法 Active CN101959789B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020080011398A KR101002336B1 (ko) 2008-02-04 2008-02-04 나노 디바이스, 이를 포함하는 트랜지스터, 나노 디바이스및 이를 포함하는 트랜지스터의 제조 방법
KR10-2008-0011398 2008-02-04
PCT/KR2008/000731 WO2009099259A1 (en) 2008-02-04 2008-02-05 Nanodevice, transistor comprising the nanodevice, method for manufacturing the nanodevice, and method for manufacturing the transistor

Publications (2)

Publication Number Publication Date
CN101959789A true CN101959789A (zh) 2011-01-26
CN101959789B CN101959789B (zh) 2014-04-02

Family

ID=40952317

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200880127716.0A Active CN101959789B (zh) 2008-02-04 2008-02-05 纳米器件、包括该纳米器件的晶体管、用于制造该纳米器件的方法,以及用于制造该晶体管的方法

Country Status (6)

Country Link
US (1) US8357922B2 (zh)
EP (2) EP2940733B1 (zh)
JP (1) JP5378417B2 (zh)
KR (1) KR101002336B1 (zh)
CN (1) CN101959789B (zh)
WO (1) WO2009099259A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105374680A (zh) * 2014-08-26 2016-03-02 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN110970528A (zh) * 2019-12-06 2020-04-07 中国科学院长春光学精密机械与物理研究所 一种ZnMgGaO四元合金薄膜的制备方法及ZnMgGaO四元合金薄膜

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2932608B1 (fr) * 2008-06-13 2011-04-22 Centre Nat Rech Scient Procede de croissance de nitrure d'elements du groupe iii.
US20140021444A1 (en) * 2010-05-31 2014-01-23 Snu R&Db Foundation Electronic device and manufacturing method thereof
CA2816909A1 (en) * 2010-11-15 2012-05-24 The Government Of The United State Of America, As Represented By The Sec Retary Of The Navy Perforated contact electrode on vertical nanowire array
KR101634338B1 (ko) * 2012-04-26 2016-06-28 광주과학기술원 발광 다이오드 및 이의 제조방법
US8653599B1 (en) * 2012-11-16 2014-02-18 International Business Machines Corporation Strained SiGe nanowire having (111)-oriented sidewalls
US20150095229A1 (en) 2013-09-27 2015-04-02 Insperity Services, L.P. Method, apparatus and system for automated notification of funding request and/or approval
US9484469B2 (en) 2014-12-16 2016-11-01 International Business Machines Corporation Thin film device with protective layer
KR102410666B1 (ko) 2015-01-09 2022-06-20 삼성전자주식회사 반도체 소자의 계측 방법, 및 이를 이용한 반도체 소자의 제조방법
EP3101695B1 (en) * 2015-06-04 2021-12-01 Nokia Technologies Oy Device for direct x-ray detection
EP3206235B1 (en) 2016-02-12 2021-04-28 Nokia Technologies Oy Method of forming an apparatus comprising a two dimensional material
WO2021162997A1 (en) * 2020-02-10 2021-08-19 Lawrence Livermore National Security, Llc Electrically gated nanostructure devices

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002009244A (ja) 2000-06-21 2002-01-11 Hitachi Ltd 半導体集積回路および半導体集積回路の設計方法
KR100360476B1 (ko) * 2000-06-27 2002-11-08 삼성전자 주식회사 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터 및 그제조방법
JP2002270516A (ja) 2001-03-07 2002-09-20 Nec Corp Ｉｉｉ族窒化物半導体の成長方法、ｉｉｉ族窒化物半導体膜およびそれを用いた半導体素子
JP4770079B2 (ja) 2001-07-12 2011-09-07 株式会社デンソー 半導体装置の製造方法
KR100790859B1 (ko) * 2002-11-15 2008-01-03 삼성전자주식회사 수직 나노튜브를 이용한 비휘발성 메모리 소자
JP4251268B2 (ja) * 2002-11-20 2009-04-08 ソニー株式会社 電子素子及びその製造方法
US7211143B2 (en) 2002-12-09 2007-05-01 The Regents Of The University Of California Sacrificial template method of fabricating a nanotube
JP4627188B2 (ja) 2003-05-22 2011-02-09 富士通株式会社 電界効果トランジスタ及びその製造方法
JP4329014B2 (ja) * 2003-09-05 2009-09-09 ソニー株式会社 微細構造体の製造方法および微細構造体、表示装置、ならびに記録装置の製造方法および記録装置
US7122827B2 (en) * 2003-10-15 2006-10-17 General Electric Company Monolithic light emitting devices based on wide bandgap semiconductor nanostructures and methods for making same
JP3944201B2 (ja) * 2004-07-30 2007-07-11 株式会社東芝 端末装置
KR20060027425A (ko) * 2004-09-22 2006-03-28 주식회사 하우솔 접착력이 강화된 폴리고널 코아 및 하니컴 복합판넬제조방법
JP5074663B2 (ja) * 2005-02-14 2012-11-14 勝 堀 燃料電池構造の製造方法
US7485024B2 (en) * 2005-10-12 2009-02-03 Chunghwa Picture Tubes, Ltd. Fabricating method of field emission triodes
KR100767284B1 (ko) * 2006-03-27 2007-10-17 학교법인 포항공과대학교 산화아연계 미세 구조물 및 그 제조방법
KR100822799B1 (ko) * 2006-04-25 2008-04-17 삼성전자주식회사 나노크기의 도전성 구조물을 위한 선택적인 촉매 형성 방법및 선택적인 나노크기의 도전성 구조물 형성 방법
KR100799570B1 (ko) * 2006-06-15 2008-01-31 한국전자통신연구원 도넛 형태의 촉매 금속층을 이용한 실리콘 나노튜브 제조방법
US8003883B2 (en) * 2007-01-11 2011-08-23 General Electric Company Nanowall solar cells and optoelectronic devices

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105374680A (zh) * 2014-08-26 2016-03-02 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN105374680B (zh) * 2014-08-26 2018-06-29 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN110970528A (zh) * 2019-12-06 2020-04-07 中国科学院长春光学精密机械与物理研究所 一种ZnMgGaO四元合金薄膜的制备方法及ZnMgGaO四元合金薄膜

Also Published As

Publication number Publication date
KR20090085478A (ko) 2009-08-07
US8357922B2 (en) 2013-01-22
EP2247528A4 (en) 2012-10-31
WO2009099259A1 (en) 2009-08-13
CN101959789B (zh) 2014-04-02
EP2940733B1 (en) 2020-10-28
JP2011518424A (ja) 2011-06-23
EP2247528A1 (en) 2010-11-10
EP2247528B1 (en) 2016-05-11
JP5378417B2 (ja) 2013-12-25
US20110017973A1 (en) 2011-01-27
KR101002336B1 (ko) 2010-12-20
EP2940733A1 (en) 2015-11-04

Similar Documents

Publication Publication Date Title
CN101959789B (zh) 纳米器件、包括该纳米器件的晶体管、用于制造该纳米器件的方法,以及用于制造该晶体管的方法
US8003192B2 (en) Nanodevice comprising a nanorod and method for manufacturing the same
CN104145340B (zh) 具有石墨烯顶部电极和底部电极的纳米线装置以及制造该装置的方法
US11862716B2 (en) Light-emitting devices having lateral heterojunctions in two-dimensional materials integrated with multiferroic layers
KR101931394B1 (ko) 흑연 기판 상의 나노와이어 에피택시
AU2019204449A1 (en) Process for growing nanowires or nanopyramids on graphitic substrates
KR101030531B1 (ko) 전계방출장치, 전계방출 표시장치 및 그 제조 방법
CN101779271A (zh) 垂直排列的硅线阵列的结构及其形成方法
US7393762B2 (en) Charge-free low-temperature method of forming thin film-based nanoscale materials and structures on a substrate
KR101309308B1 (ko) 전자소자와 그 제조방법
CN104637795B (zh) 硅衬底上iii族氮化物外延薄膜的选区生长方法及结构
Yang et al. Single-step synthesis of wrinkled Mose2 Thin films
CN107004571A (zh) 包括三维半导体元件的光电子装置及其制造方法
US20140021444A1 (en) Electronic device and manufacturing method thereof
Wu et al. Ordered quantum-ring chains grown on a quantum-dot superlattice template
US11894449B2 (en) Methods for forming lateral heterojunctions in two-dimensional materials integrated with multiferroic layers
Grace Flexible micro light-emitting diode using single-crystalline GaN microdisk arrays grown on graphene
Kulkarni et al. Three-dimensional core shell InGaN/GaN heterostructure for color tunable emitters on the aspect ratio controlled GaN nanorods
Kim Nanostructured light-emitting diodes through 3D mold
Mahyavanshi Growth of Transition Metal Dichalcogenides Layers by Chemical Vapor Deposition (CVD) and Investigation of their Photoresponse Properties
Wang et al. Materials for Piezotronics and Piezophototronics
Novotny A study of indium phosphide nanowires: Growth, material properties, and application in optoelectronics
Chung Patterned synthesis and luminescent properties of ZnO nanowire arrays
種村真幸 et al. 論文内容の要旨
WO2012141561A2 (ko) 전자소자와 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant