CN101944519A - 具备密封层的半导体器件及半导体器件的制造方法 - Google Patents

具备密封层的半导体器件及半导体器件的制造方法 Download PDF

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定别当裕康
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Casio Computer Co Ltd
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Abstract

本发明提供一种具备密封层的半导体器件及半导体器件的制造方法。该半导体器件包括：半导体芯片(11)，具有电极(12)；接线柱(40)；密封层(70)，密封上述半导体芯片及上述接线柱；第一布线(33)，设在上述密封层的一个面上，与上述电极及上述接线柱电连接；以及第二布线(83)，设在上述密封层的另一个面上，与上述接线柱电连接；该半导体器件具有将上述第一布线(33、36)与上述接线柱电连接的通孔导体(101)以及将上述第二布线(83)与上述接线柱电连接的通孔导体(102)中的至少某一个，上述接线柱与上述通孔导体相互接触的界面上的上述接线柱的面积，比上述界面上的上述通孔导体的面积大。

Description

具备密封层的半导体器件及半导体器件的制造方法
技术领域
本发明涉及具备将半导体芯片及接线柱密封的密封层的半导体器件及半导体器件的制造方法。
背景技术
在日本特开2008-42063号公报中记载了在基板上形成通孔，并通过在通孔中填充导体，来进行在基板的一个面上安装的半导体芯片的电极与在基板的另一个面上形成的外部电极的电连接的结构。
但是，由于半导体芯片安装在基板上，因此因基板的厚度导致半导体器件整体变厚。因而，尝试着将半导体芯片安装在绝缘膜上。在绝缘膜单体中绝缘膜会变形，因此在将绝缘膜支承在支承基材上的状态下，在该绝缘膜上安装半导体芯片。并且，在该绝缘膜上使密封层模压成形之后，通过蚀刻等去除基材。然后，在绝缘膜上形成贯通至半导体芯片的电极的通孔之后、在通孔内设置导体，或在绝缘膜及密封层上使通孔贯通之后、通过在通孔的壁面设置导体的镀层等来进行层间连接。并且，在绝缘膜和/或密封层的表面将布线构图。
但是，在对通孔的壁面镀导体的情况下，存在花费时间且成本也高的问题。
发明内容
本发明的目的是快速且低价格地形成半导体器件的通孔内的导体。
一种半导体器件，具备：半导体芯片，具有电极；第一绝缘膜，设有与电极电连接的第一布线，在一个面上固定了半导体芯片；第二绝缘膜，与第一绝缘膜的固定了半导体芯片的面相对配置，设有第二布线；接线柱设置在第一绝缘膜与第二绝缘膜的相对面的一方且半导体芯片的侧方，由将第一布线和第二布线电连接的导体构成；以及密封层，设置在第一绝缘膜和第二绝缘膜之间，密封半导体芯片及接线柱。因此，能够快速且低价格地形成半导体器件的通孔内的导体。
根据本发明的一个方式，提供一种半导体器件，包括：半导体芯片(11)，具有电极12；接线柱40；密封层70，密封上述半导体芯片11及上述接线柱40；第一布线33，设置在上述密封层70的一个面上，与上述电极12及上述接线柱40电连接；以及第二布线83，设置在上述密封层70的另一个面上，与上述接线柱40电连接，上述半导体器件具有将上述第一布线33、36与上述接线柱40电连接的通孔导体101以及将上述第二布线83与上述接线柱40电连接的通孔导体102中的至少一个，上述接线柱40和上述通孔导体相互接触的界面上的上述接线柱40的面积比上述界面上的上述通孔导体的面积大。
根据本发明的其他方式，提供一种半导体器件的制造方法，将具有电极(12)的半导体芯片(11)和接线柱(40)通过密封层(70)密封；在上述密封层(70)的一个面，形成与上述电极(12)电连接的第一布线(33)；在上述密封层(70)的另一个面形成第二布线(83)，通过上述接线柱(40)将上述第一布线(33)和上述第二布线(83)电连接。
根据本发明，能够提高半导体器件的表面的布线的自由度。
附图说明
图1是有关本发明的第一实施方式的半导体器件1A的截面图。
图2是半导体器件1A的制造方法的说明图。
图3是半导体器件1A的制造方法的说明图。
图4是半导体器件1A的制造方法的说明图。
图5是半导体器件1A的制造方法的说明图。
图6是半导体器件1A的制造方法的说明图。
图7是半导体器件1A的制造方法的说明图。
图8是半导体器件1A的制造方法的说明图。
图9是半导体器件1A的制造方法的说明图。
图10是半导体器件1A的制造方法的说明图。
图11是半导体器件1A的制造方法的说明图。
图12是半导体器件1A的制造方法的说明图。
图13是半导体器件1A的制造方法的说明图。
图14是有关本发明的第二实施方式的半导体器件1B的截面图。
图15是埋入布线36的俯视图。
图16是半导体器件1B的制造方法的说明图。
图17是半导体器件1B的制造方法的说明图。
图18是半导体器件1B的制造方法的说明图。
图19是半导体器件1B的制造方法的说明图。
图20是半导体器件1B的制造方法的说明图。
图21是半导体器件1B的制造方法的说明图。
图22是半导体器件1B的制造方法的说明图。
图23是半导体器件1B的制造方法的说明图。
图24是半导体器件1B的制造方法的说明图。
图25是半导体器件1B的制造方法的说明图。
图26是半导体器件1B的制造方法的说明图。
图27是半导体器件1B的制造方法的说明图。
图28是半导体器件1B的制造方法的说明图。
图29是有关本发明的第一变形例的半导体器件1C的截面图。
图30是有关本发明的第二变形例的半导体器件1D的截面图。
图31是有关本发明的第三实施方式的半导体器件1E的截面图。
图32是半导体器件1E的制造方法的说明图。
图33是半导体器件1E的制造方法的说明图。
图34是半导体器件1E的制造方法的说明图。
图35是半导体器件1E的制造方法的说明图。
图36是半导体器件1E的制造方法的说明图。
图37是半导体器件1E的制造方法的说明图。
图38是半导体器件1E的制造方法的说明图。
图39是半导体器件1E的制造方法的说明图。
图40是有关本发明的第三变形例的半导体器件的制造方法的说明图。
图41是有关本发明的第三变形例的半导体器件的制造方法的说明图。
图42是有关本发明的第三变形例的半导体器件的制造方法的说明图。
图43是有关本发明的第三变形例的半导体器件的制造方法的说明图。
图44是有关本发明的第四变形例的半导体器件的制造方法的说明图。
图45是有关本发明的第四变形例的半导体器件的制造方法的说明图。
图46是有关本发明的第四变形例的半导体器件的制造方法的说明图。
图47的(a)、(b)、(c)是表示其他方式的半导体结构体的截面图。
具体实施方式
以下，利用附图说明用于实施本发明的优选方式。只是，在以下所述的实施方式中，进行了用于实施本发明而在技术上优选的各种限定，但并不是将发明范围限定于以下的实施方式及图示例。
<第一实施方式>
图1是有关本发明的第一实施方式的半导体器件1A的截面图。该半导体器件1A是将半导体结构体10封装而成的。半导体结构体10具备半导体芯片11及多个电极12。半导体芯片11是在硅基板的半导体基板上设置集成电路而成的。多个电极12设置在半导体芯片11的下面。电极12由Cu构成。另外，电极12也可以是布线的一部分。
如图1所示，半导体结构体10的下面通过接合树脂层20接合在第一绝缘膜30的上面。接合树脂层20由环氧类树脂等热固化性树脂构成，具有绝缘性。接合树脂层20未被纤维增强。
第一绝缘膜30是纤维增强树脂膜。具体而言，第一绝缘膜30由玻璃布基材环氧树脂、玻璃布基材聚酰亚胺树脂或其他玻璃布基材绝缘性树脂复合材料构成。
在第一绝缘膜30及接合树脂层20中，在与电极12对应的位置上分别形成有通孔31、21。此外，在第一绝缘膜30的上面，与半导体结构体10相邻地形成有由导体构成的多个接线柱40。在第一绝缘膜30中，在与多个接线柱40对应的位置上分别形成有通孔32。
在第一绝缘膜30的下面，与在通孔21、31、32中填充的导体一体地设有下层布线(第一布线)33。下层布线33使电极12和接线柱40导通。
下层布线33由下层外涂层60覆盖。在下层外涂层60中的与下层布线33的接触焊盘34重叠的部分，形成有开口61，在接触焊盘34上形成焊料凸起等。
在第一绝缘膜30的上面，设有将半导体结构体10及接线柱40密封的密封层70。密封层70由环氧类树脂、聚酰亚胺类树脂或其他的绝缘性树脂构成。密封层70优选由含有填料的热固化性树脂(例如，环氧树脂)构成。另外，密封层70虽然没有像玻璃布基材绝缘性树脂那样被纤维增强，但也可以由纤维增强树脂构成。
在密封层70的上面，设有第二绝缘膜80。第二绝缘膜80是纤维增强树脂模。具体而言，第二绝缘膜80由玻璃布基材环氧树脂、玻璃布基材聚酰亚胺树脂或其他的玻璃布基材绝缘性树脂复合材料构成。
在第二绝缘膜80及密封层70中，在与多个接线柱40对应的位置上分别形成有通孔81、71。
在第二绝缘膜80的上面，与在通孔81、71中填充的通孔导体102一体地设有上层布线83。上层布线83与接线柱40导体。接线柱40与通孔导体101、102相互接触的界面上的接线柱40的面积比界面上的通孔导体101、102的面积大。
上层布线83由上层外涂层90覆盖。在上层外涂层90中的与上层布线83的接触焊盘83重叠的部分，形成有开口91。
另外，在开口61、91内，在接触焊盘34、84的表面上可以形成有镀层(例如，由镀金构成的单层镀层，由镀镍、镀金构成的双层镀层等)。
下层布线33、上层布线83以及接线柱40由铜或镍、或者铜和镍的层叠体构成。另外，下层布线33、上层布线83以及接线柱40也可以由其他金属构成。
下面，对半导体器件1A的制造方法进行说明。首先，如图2所示，在由金属构成的第一基材101上，将第一绝缘膜30、金属层41依次层叠，并通过热压成形而如图3所示地一体化。
第一基材101是用于使第一绝缘膜30的处理容易的载体，具体是铜箔。金属层41由与接线柱40相同的材料构成。
这样准备的第一绝缘膜30及金属层41的尺寸成为能够通过切割来取出多个图1所示的半导体器件1A的尺寸。此外，第一基材101的尺寸比第一绝缘膜30及金属层41的尺寸大。
接着，通过对金属层41进行蚀刻，如图4所示，形成呈圆锥台的形状的接线柱40。接着，如图5所示，在第一绝缘膜30的上面并且是接线柱40之间的位置上涂布接合树脂层20，并在其上倒焊半导体结构体10。具体而言，在将非导电性膏(NCP：Non-Conductive Paste)通过印刷法或分配法来涂布之后，或预先供给非导电性膜(NCF：Non-Conductive Film)之后，使半导体结构体10的下面朝向非导电性膏或非导电性膜下降，并进行加热压接。非导电性膏或非导电性膜固化而成为接合树脂层20。
接着，如图6所示，准备在由金属构成的第二基材102的一个面上使第二绝缘膜80成膜的结构，并且准备热固化性树脂片70a。第二基材102的材料与第一基材101的材料相同，第二绝缘膜80的材料与第一绝缘膜30的材料相同。热固化性树脂片70a是在环氧类树脂、聚酰亚胺类树脂或其他的热固化性树脂中含有填料、并将该热固化性树脂做成半固化状态而成为片状的结构。
接着，如图6所示，在接线柱40上放置热固化性树脂片70a，在热固化性树脂片70a及半导体结构体10上以第二绝缘膜80侧为下放置第二基材102，并将这些夹入在一对热盘103、104之间。并且，通过热盘103、104，对第一基材101、第一绝缘膜30、热固化性树脂片70a、第二绝缘膜80以及第二基材102进行热压。通过加热加压，在第二绝缘膜80与第一绝缘膜30之间压缩热固化性树脂片70a，并通过固化而形成将半导体结构体10及接合树脂层20密封的密封层70。
接着，如图8所示，将第一基材101及第二基材102通过蚀刻(例如，化学蚀刻、湿式蚀刻)来去除。即使去除基材101、102，也能够通过密封层70、第二绝缘膜80以及第一绝缘膜30的层叠结构来确保充分的强度。此外，由于去除制造工序中需要的基材101、102，因此能够使完成的半导体器件1A的厚度变薄。
接着，从第一绝缘膜30侧对与电极12及接线柱40对应的位置照射激光直到电极12及接线柱40露出，从而如图9所示，在第一绝缘膜30及接合树脂层20中形成通孔21、31、32。此外，从第二绝缘膜80侧对与接线柱40对应的位置照射激光，并在第二绝缘膜80以及密封层70中形成通孔81、71。
作为激光器优选使用二氧化碳激光器(C02激光器)。这是因为下层绝缘膜30由纤维增强树脂构成。另外，也可以在形成通孔31、32、81之后，通过紫外线激光器(UV激光器)或低输出的CO激光器来形成通孔21、71。
接着，对通孔21、31、32、71、81内进行表面沾污去除(Desmear)处理。
接着，如图10所示，通过进行无电解镀处理、电镀处理，在第二绝缘膜80及第一绝缘膜30的整个表面上使金属镀膜35、85成膜。此时，通孔21、31、32被金属镀膜35的一部分埋掉，并且通孔71、81被金属镀膜85的一部分埋掉。
接着，如图11所示，通过光刻法及蚀刻法将金属镀膜35、85构图，从而将金属镀膜35加工为下层布线33，将金属镀膜85加工为第二布线83。另外，也可以不通过如上述的减成法进行下层布线33及第二布线83的构图，而通过半加成法或全加成法来进行下层布线33及第二布线83的构图。
接着，如图12所示，在第一绝缘膜30的表面上及下层布线33上印刷树脂材料，并使该树脂材料固化，从而将下层外涂层60构图。同样，在第二绝缘膜80的表面上及第二布线83上将上层外涂层90构图。通过下层外涂层60及上层外涂层90的构图，形成开口61、91，并在开口61、91内露出焊盘34、84。
另外，也可以在第一绝缘膜30、下层布线33、第二绝缘膜80及第二布线83的整个表面上，通过浸渍涂层法或旋涂法来涂布感光性树脂，并进行曝光及显影，从而将下层外涂层60及上层外涂层90构图。
接着，在开口61、91内对焊盘34、84的表面进行通过无电解镀法使镀金或镀镍·镀金成长的端子处理。
接着，如图13所示，通过切割处理切出多个半导体器件1A。另外，也可以在开口61、91内形成焊料凸起。
在这样制造的半导体器件1A中，在电极12及接线柱40的范围内能够在任意的位置上形成通孔21、31、32、71、81，因此通孔21、31、32、71、81的形成位置的自由度变高。此外，由于连接盘(land)变得微小，因此下层布线33及第二布线83的自由度变高。此外，在代替接线柱40而使用IVH(Interstitial Via Hole：局部层间通孔)基板的情况下，不能使中间层变得比IVH基板的厚度还薄，但在使用接线柱40的情况下，能够通过使接线柱较低来使中间层变薄。
<第二实施方式>
图14是有关本发明的第二实施方式的半导体器件1B的截面图。另外，对于与第一实施方式相同的结构，赋予相同的符号并省略说明。
在本实施方式中，分离了填充在通孔21、31中的由导体构成的填充材料37以及填充在通孔32中的由导体构成的填充材料38。此外，在第一绝缘膜30的上面设有埋入布线(第一布线)36。埋入布线36由布线层36a以及蚀刻阻挡层36b构成，一端设置在与电极12对应的位置上，另一端设置在与接线柱40对应的位置上。
图15是埋入布线36的俯视图。如图15所示，在埋入布线36中，在形成了通孔21的部分形成有贯通孔36c。填充材料37和填充材料38通过埋入布线36导通。
在第一绝缘膜30的下面，设有与填充材料38一体形成的接触焊盘34，在接触焊盘34上形成有焊料凸起39。
下面，对半导体器件1B的制造方法进行说明。首先，在金属层41上，依次层叠由蚀刻阻挡层36b及布线层36a构成的金属层，并进行构图，从而如图16所示形成埋入布线36。金属层41由与布线层36a相同的金属构成。
接着，如图17所示，在第一基材101上，层叠第一绝缘膜30，并且将金属层41以使形成了埋入布线36的面朝向第一绝缘膜30侧的方式层叠。然后，若如图18所示通过热压成形进行一体化，则埋入布线36埋入在第一绝缘膜30中。
接着，通过对金属层41进行蚀刻，如图19所示形成接线柱40。此时，因为有蚀刻阻挡层36b，因此布线层36a残存。
接着，如图20所示，在埋入布线36的形成了贯通孔36c的部分上涂布接合树脂层20，并在其上倒焊半导体结构体10，以使电极12配置在贯通孔36c的上部。
接着，准备在由金属构成的第二基材102的一个面上形成了第二绝缘膜80的结构，并且准备热固化性树脂片70a。并且，如图21所示，在接线柱40之上载置热固化性树脂片70a，在热固化性树脂片70a及半导体结构体10上以第二绝缘膜80侧为下载置第二基材102，并将这些夹入在一对热盘103、104之间。并且，通过热盘103、104，对第一基材101、第一绝缘膜30、热固化性树脂片70a、第二绝缘膜80以及第二基材102进行热压。通过加热加压，在第二绝缘膜80和第一绝缘膜30之间压缩热固化性树脂片70a并固化，从而如图22所示形成将半导体结构体10及接合树脂层20密封的密封层70。
接着，如图23所示，将第一基材101及第二基材102通过蚀刻(例如，化学蚀刻、湿式蚀刻)来去除。即使去除基材101、102，也能够通过密封层70、第二绝缘膜80以及第一绝缘膜30的层叠结构来确保充分的强度。此外，由于去除制造工序中需要的基材101、102，因此能够使完成的半导体器件1B的厚度变薄。
接着，从第一绝缘膜30侧对埋入布线36的两端部照射激光直到电极12及埋入布线36露出，从而如图24所示，在第一绝缘膜30及接合树脂层20中形成通孔21、31、32。此时，如图25所示，将埋入布线36用作掩模，仅在激光L通过了贯通孔36c的部分形成通孔21。
同样，从第二绝缘膜80侧对与接线柱对应的位置照射激光，并在第二绝缘膜80以及密封层70中形成通孔81、71。
接着，对通孔21、31、32、71、81内进行表面沾污去除处理。
接着，如图26所示，通过依次进行无电解镀处理、电镀处理，在第二绝缘膜80及第一绝缘膜30的整个表面上使金属镀膜35、85成膜。此时，通孔21、31、32被金属镀膜35的一部分埋掉，并且通孔71、81被金属镀膜85的一部分埋掉。
接着，通过光刻法及蚀刻法将金属镀膜35、85构图，从而如图27所示，将金属镀膜35加工为填充材料37、38，将金属镀膜85加工为第二布线83。另外，也可以不通过如上述的减成法进行填充材料37、38及第二布线83的构图，而通过半加成法或全加成法进行填充材料37、38及第二布线83的构图。
然后，在第一绝缘膜30的表面上及填充材料37、38上印刷树脂材料，并使该树脂材料固化，从而将下层外涂层60构图。同样，在第二绝缘膜80的表面上及第二布线83上将上层外涂层90构图。通过下层外涂层60及上层外涂层90的构图，形成开口61、91，并在开口61、91内露出接触焊盘34、84。
另外，也可以在第一绝缘膜30、下层布线33、第二绝缘膜80及第二布线83的整个表面上，通过浸渍涂层法或旋涂法来涂布感光性树脂，并进行曝光及显影，从而将下层外涂层60及上层外涂层90进行构图。
接着，在开口61、91内对焊盘34、84的表面进行通过无电解镀法使镀金或镀镍·镀金成长的端子处理。
接着，如图28所示，通过切割处理切出多个半导体器件1B。另外，也可以在开口61、91内形成焊料凸起。
在本实施方式中，也由于连接盘变得微小，因此下层布线33及第二布线83的自由度变高。此外，由于埋入布线36的贯通孔36c成为形成通孔21时的掩模，因此能够精度良好地形成通孔21。
<变形例1>
另外，如图29所示，也可以为如下结构的半导体器件1C，即：在第二绝缘膜80的下面也设置埋入布线(第二布线)86，通过填充在通孔71、81中的由导体构成的填充材料87使接线柱40与埋入布线86导通，并且与在第二绝缘膜80上设置的通孔82中填充的导体一体地设置了第二布线83。
埋入布线86由布线层86a以及蚀刻阻挡层86b构成。在第二绝缘膜80上形成埋入布线86的方法与在第一绝缘膜30的下面形成埋入布线36的方法相同。通孔71将埋入布线86的贯通孔86c作为掩模来形成。
<变形例2>
或者，也可以如图30所示，将接线柱40设置在第二绝缘膜80的下面，并且在埋入布线36的与通孔32相同的位置上设置贯通孔36d，将埋入布线36的贯通孔36d作为掩模而在密封层70形成通孔72，并在通孔72中填充填充材料38。通过将贯通孔36d作为掩模，能够精度良好地形成通孔72。
<第三实施方式>
图31是有关本发明的第三实施方式的半导体器件1E的截面图。另外，对于与第二实施方式相同的结构，赋予相同的符号并省略说明。
在本实施方式中，在第二绝缘膜80的下面设有接线柱40。此外，埋入布线36的一端延伸至接线柱40的下部，并在接线柱40的下部且通孔32的上部设有贯通孔36d。
在密封层70中，在贯通孔36d的上部且接线柱40的下部设有通孔72。在通孔72、32及贯通孔36d中填充了填充材料38。
在第二绝缘膜80的下面设有埋入布线86。埋入布线86由布线层86a以及蚀刻阻挡层86b构成，一端设置在与接线柱40对应的位置上，另一端设置在半导体结构体10的上部。在第二绝缘膜80的下面形成埋入布线86的方法与在第一绝缘膜30的下面形成埋入布线36的方法相同。
在第二绝缘膜80设有从上面贯通至埋入布线86的半导体结构体10侧的端部的通孔82，在第二绝缘膜80的上面，与填充在通孔82中的导体一体地设有第二布线83。
下面，对半导体器件1B的制造方法进行说明。首先，与第二实施例同样，如图32所示，对于第一基材101与形成了埋入布线36的第一绝缘膜30的层叠体，在埋入布线36的形成了贯通孔36c的部分上涂布接合树脂层20，并在其上倒焊半导体结构体10以使电极12配置在贯通孔36c的上部。
接着，准备第二基材102与形成了埋入布线86及接线柱40的第二绝缘膜80的层叠体，并且准备热固化性树脂片70a。并且，如图33所示，在半导体结构体10之间载置热固化性树脂片70a，并以在热固化性树脂片70a上配置接线柱40的方式以第二绝缘膜80侧为下载置第二基材102，将这些夹入在一对热盘103、104之间。并且，通过热盘103、104，对第一基材101、第一绝缘膜30、热固化性树脂片70a、第二绝缘膜80以及第二基材102进行热压。通过加热加压，在第二绝缘膜80和第一绝缘膜30之间压缩热固化性树脂片70a并固化，从而如图34所示形成将半导体结构体10及接合树脂层20密封的密封层70。
接着，如图35所示，将第一基材101及第二基材102通过蚀刻(例如，化学蚀刻、湿式蚀刻)来去除。即使去除基材101、102，也能够通过密封层70、第二绝缘膜80以及第一绝缘膜30的层叠结构来确保充分的强度。此外，由于去除在制造工序中需要的基材101、102，因此能够使完成的半导体器件1E的厚度变薄。
接着，从第一绝缘膜30侧对埋入布线36的两端部照射激光直到电极12、接线柱40以及埋入布线36露出，从而如图36所示，在第一绝缘膜30、接合树脂层20以及密封层70中形成通孔21、31、32、72。此时，作为形成通孔21时的掩模而使用贯通孔36c，作为形成通孔72时的掩模而使用贯通孔36d。
同样，从第二绝缘膜80侧对与埋入布线86的端部对应的位置照射激光，并在第二绝缘膜80中形成通孔82。
接着，将通孔21、31、32、82内进行表面沾污去除处理。
接着，通过进行无电解镀处理、电镀处理，在第二绝缘膜80及第一绝缘膜30的整个表面上使金属镀膜35、85成膜。此时，通孔21、31、32、72被金属镀膜35的一部分埋掉，并且通孔82被金属镀膜85的一部分埋掉。
接着，如图37所示，通过光刻法及蚀刻法将金属镀膜35、85构图，从而将金属镀膜35加工为填充材料37、38，将金属镀膜85加工为第二布线83。另外，也可以不通过如上述的减成法进行填充材料37、38及第二布线83的构图，而通过半加成法或全加成法进行填充材料37、38及第二布线83的构图。
然后，如图38所示，在第一绝缘膜30的表面上及填充材料37、38上印刷树脂材料，并使该树脂材料固化，从而将下层外涂层60构图。同样，在第二绝缘膜80的表面上及第二布线83上将上层外涂层90构图。通过下层外涂层60及上层外涂层90的构图，形成开口61、91，并在开口61、91内露出焊盘34、84。
另外，也可以在第一绝缘膜30、下层布线33、第二绝缘膜80以及第二布线83的整个表面上，通过浸渍涂层法或旋涂法来涂布感光性树脂，并进行曝光及显影，从而将下层外涂层60及上层外涂层90构图。
接着，在开口61、91内对焊盘34、84的表面进行通过无电解镀法使镀金或镀镍·镀金成长的端子处理。
接着，如图39所示，通过切割处理切出多个半导体器件1E。另外，也可以在开口61、91内形成焊料凸起。
在本实施方式中，由于连接盘变得微小，因此下层布线33及第二布线83的自由度变高。此外，由于埋入布线36的贯通孔36c、36d成为形成通孔21、72时的掩模，因此能够精度良好地形成通孔21、72。
<变形例3>
在以上的实施方式中，也可以使用由可剥性(Peelable)铜箔板构成的第一基材101A。可剥性铜箔板如图40所示，在由铜板或厚的铜箔等构成的载体金属板101c的上面形成剥离层101b，在剥离层101b的上面通过电解电镀形成了铜箔101a。
在使用了由可剥性铜箔板构成的第一基材101A的情况下，如图40所示，在形成了铜箔101a的面上形成第一绝缘膜30，在第一绝缘膜30上涂布接合树脂层20，并在其上倒焊半导体结构体10，以使电极12配置在贯通孔36c的上部。
接着，准备在由金属构成的第二基材102的一个面上使第二绝缘膜80成膜了的结构，并且准备如图6所示的热固化性树脂片70a。并且，在接线柱40之上载置热固化性树脂片70a，在热固化性树脂片70a及半导体结构体10上以第二绝缘膜80侧为下载置第二基材102，并将这些通过热压，如图41所示形成将半导体结构体10和接合树脂层20密封的密封层70。
接着，如图42所示，剥离第一基材101A的载体金属板101c。然后，如图43所示，将残存的剥离层101b、铜箔101a以及第二基材102通过蚀刻(例如，化学蚀刻、湿式蚀刻)来去除。这样，将载体金属板101c通过剥离去除来去除，从而能够缩短蚀刻工序。
另外，作为第二基材102也可以使用可剥性铜箔板。
<变形例4>
此外，也可以代替载体金属板101c而使用如图44～46所示的、在树脂层101e的两面形成铜箔101f、101f而构成的已有的基板材料101d。
在使用了利用已有的基板材料101d的第一基材101B的情况下，如图44所示，在形成了铜箔101a的面上形成第一绝缘膜30，在第一绝缘膜30上涂布接合树脂层20，并在其上倒焊半导体结构体10以使电极12配置在贯通孔36c的上部。
接着，准备在由金属构成的第二基材102的一个面上使第二绝缘膜80成膜的结构，并且准备热固化性树脂片70a。并且，在接线柱40之上载置热固化性树脂片70a，在热固化性树脂片70a及半导体结构体10上以第二绝缘膜80侧为下载置第二基材102，并对这些进行热压，从而如图45所示，形成将半导体结构体10及接合树脂层20密封的密封层70。
接着，如图46所示，剥离第一基材101B的基板材料101d。然后，与图43同样，将残存的剥离层101b、铜箔101a及第二基材102通过蚀刻(例如，化学蚀刻、湿式蚀刻)来去除。这样，在本实施例中，也能够通过与变形例3同样的工序来制造半导体器件。通过使用已有的基板材料101D，具有与已有的制造线的相容性高的优点。
另外，在第二基材102中也可以使用相同的基板材料。
此外，在上述的实施方式中，被密封之前的半导体结构体10可以为图47(a)～(c)中的任意的形状。
即，如图47(a)所示，也可以为在半导体芯片11的下面形成绝缘膜13，在绝缘膜13上形成通孔14，并通过电极12的一部分埋入通孔14的形状的半导体结构体10A。作为绝缘膜13，是无机绝缘膜(例如，氧化硅层或氮化硅层)或树脂绝缘层(例如，聚酰亚胺树脂层)或它们的层叠体。在绝缘膜13是层叠体的情况下，可以是：无机绝缘层在半导体芯片11的下面成膜，树脂绝缘层在该无机绝缘层的表面成膜，也可以与其相反。
进而，如图47(b)所示，也可以为在电极12上突出设置了例如由铜构成的接线柱15的形状的半导体结构体10B。
或者，如图47(c)所示，也可以为使覆盖电极12及绝缘膜13的表涂层16成膜的形状的半导体结构体10C。此外，在如图47(b)所示形成有接线柱15的情况下，也可以像图47(c)那样电极12及绝缘膜13由表涂层16覆盖。在该情况下，接线柱15可以由表涂层16覆盖，也可以没有被覆盖。

Claims (16)

1.一种半导体器件，包括：
半导体芯片(11)，具有电极(12)；
接线柱(40)；
密封层(70)，密封上述半导体芯片(11)及上述接线柱(40)；
第一布线(33)，设在上述密封层(70)的一个面上，与上述电极(12)及上述接线柱(40)电连接；以及
第二布线(83)，设在上述密封层(70)的另一个面上，与上述接线柱(40)电连接；
该半导体器件具有将上述第一布线(33、36)与上述接线柱(40)电连接的通孔导体(35a)以及将上述第二布线(83)与上述接线柱(40)电连接的通孔导体(85a)中的至少某一个，
上述接线柱(40)与上述通孔导体相互接触的界面上的上述接线柱(40)的面积，比上述界面上的上述通孔导体的面积大。
2.如权利要求1所述的半导体器件，其中，具备：
第一绝缘膜(30)，设在上述密封层(70)与上述第一布线(33)之间；以及
第二绝缘膜(80)，设在上述密封层(70)与上述第二布线(83)之间。
3.如权利要求2所述的半导体器件，其中，
上述第一布线(33)埋入在上述第一绝缘膜(30)的固定了上述半导体芯片(11)的面中。
4.如权利要求3所述的半导体器件，其中，
在上述第一布线(33)中，在配置上述半导体芯片(11)的电极(12)的位置设有贯通孔。
5.如权利要求3或4所述的半导体器件，其中，
在上述第一布线中，在配置上述接线柱的位置设有贯通孔。
6.如权利要求1所述的半导体器件，其中，
上述第二布线埋入在上述第二绝缘膜的固定上述半导体芯片的面中。
7.如权利要求6所述的半导体器件，其中，
在上述第二布线中，在配置上述接线柱的位置设有贯通孔。
8.一种半导体器件的制造方法，包括以下步骤：
通过密封层(70)将具有电极(12)的半导体芯片(11)和接线柱(40)密封；
在上述密封层(70)的一个面，形成与上述电极(12)电连接的第一布线(33)；
在上述密封层(70)的另一个面形成第二布线(83)，通过上述接线柱(40)将上述第一布线(33)和上述第二布线(83)电连接。
9.如权利要求8所述的半导体器件的制造方法，其中，
上述半导体芯片(11)和上述接线柱(40)形成在第一绝缘膜(30)上。
10.如权利要求9所述的半导体器件的制造方法，其中，
在第一基材(101)上形成上述第一绝缘膜(30)以及导体层(41)；
在第二基材(102)上形成第二绝缘膜(80)；
对上述导体层(41)进行构图而形成接线柱(40)；
在上述第一绝缘膜(30)的形成了上述接线柱(40)的面上接合半导体芯片(11)；
在上述接线柱(40)的上部配置热固化性树脂片(70a)，并且在上述热固化性树脂片(70a)及上述半导体芯片(11)的上部配置上述第二绝缘膜(80)及上述第二基材(102)而一体成形；
去除上述第一基材(101)以及上述第二基材(102)；
从上述第一绝缘膜(30)侧对上述接线柱(40)及上述半导体芯片(11)的电极(12)形成通孔(21、31、32、72)，并且从上述第二绝缘膜(80)侧形成通孔(71、81、82)；
在上述第一绝缘膜(30)及上述第二绝缘膜(80)上对第一布线及第二布线进行构图。
11.如权利要求10所述的半导体器件的制造方法，其中，
在第一基材(101)上形成上述第一绝缘膜(30)及导体层(41)的工序包括：在上述导体层上对埋入上述第一绝缘膜的布线进行构图之后，与上述第一绝缘膜一体成形。
12.如权利要求10所述的半导体器件的制造方法，其中，
包括：在上述第二基材(102)上形成上述第二绝缘膜(80)之后将导体层层叠并一体成形的工序，并包括：上述热固化性树脂片(70a)配置在上述接线柱(40)的上部并且配置在上述第一绝缘膜的上部且上述半导体芯片之间。
13.如权利要求12所述的半导体器件的制造方法，其中，
在上述第二基材(102)上形成上述第二绝缘膜(80)之后将导体层层叠并一体成形的工序中，在上述导体层上对埋入上述第二绝缘膜的布线进行构图之后与上述第二绝缘膜一体成形。
14.如权利要求11或13所述的半导体器件的制造方法，其中，
在上述埋入布线中设置贯通孔，通过向上述贯通孔照射激光来形成通孔。
15.如权利要求10所述的半导体器件的制造方法，其中，
上述第一基材或上述第二基材是在载体板的上面依次形成剥离层及金属箔而成的，在将上述载体板剥离之后去除上述剥离层及金属箔。
16.如权利要求15所述的半导体器件的制造方法，其中，
上述载体板是在树脂层的两面形成金属箔而成的。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105225967A (zh) * 2014-06-27 2016-01-06 台湾积体电路制造股份有限公司 封装半导体器件的方法和封装的半导体器件
CN105765711A (zh) * 2013-12-23 2016-07-13 英特尔公司 封装体叠层架构以及制造方法
CN106024657A (zh) * 2016-06-24 2016-10-12 南通富士通微电子股份有限公司 一种嵌入式封装结构
CN104064513B (zh) * 2013-03-19 2017-05-03 株式会社东芝 半导体装置的制造方法及半导体装置
CN110010553A (zh) * 2013-03-06 2019-07-12 新科金朋有限公司 形成超高密度嵌入式半导体管芯封装的半导体器件和方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5296636B2 (ja) * 2009-08-21 2013-09-25 新光電気工業株式会社 半導体パッケージの製造方法
WO2012128269A1 (ja) * 2011-03-24 2012-09-27 株式会社村田製作所 配線基板
US8658473B2 (en) * 2012-03-27 2014-02-25 General Electric Company Ultrathin buried die module and method of manufacturing thereof
DE102012210480A1 (de) * 2012-06-21 2013-12-24 Robert Bosch Gmbh Verfahren zum Herstellen eines Bauelements mit einer elektrischen Durchkontaktierung
KR101924458B1 (ko) * 2012-08-22 2018-12-03 해성디에스 주식회사 전자 칩이 내장된 회로기판의 제조 방법
US8956918B2 (en) * 2012-12-20 2015-02-17 Infineon Technologies Ag Method of manufacturing a chip arrangement comprising disposing a metal structure over a carrier
US9167710B2 (en) * 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
DE102014101366B3 (de) * 2014-02-04 2015-05-13 Infineon Technologies Ag Chip-Montage an über Chip hinausstehender Adhäsions- bzw. Dielektrikumsschicht auf Substrat
US9837484B2 (en) 2015-05-27 2017-12-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming substrate including embedded component with symmetrical structure
KR101892869B1 (ko) 2017-10-20 2018-08-28 삼성전기주식회사 팬-아웃 반도체 패키지
US10818635B2 (en) * 2018-04-23 2020-10-27 Deca Technologies Inc. Fully molded semiconductor package for power devices and method of making the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002359323A (ja) * 2001-03-26 2002-12-13 Nec Corp 半導体装置及び半導体装置の製造方法
JP2007134738A (ja) * 2007-01-22 2007-05-31 Casio Comput Co Ltd 半導体装置の製造方法
JP2008288481A (ja) * 2007-05-21 2008-11-27 Casio Comput Co Ltd 半導体装置およびその製造方法
US20090039514A1 (en) * 2007-08-08 2009-02-12 Casio Computer Co., Ltd. Semiconductor device and method for manufacturing the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5571751A (en) * 1994-05-09 1996-11-05 National Semiconductor Corporation Interconnect structures for integrated circuits
CA2464078C (en) * 2002-08-09 2010-01-26 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
JP2009043858A (ja) * 2007-08-08 2009-02-26 Casio Comput Co Ltd 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002359323A (ja) * 2001-03-26 2002-12-13 Nec Corp 半導体装置及び半導体装置の製造方法
JP2007134738A (ja) * 2007-01-22 2007-05-31 Casio Comput Co Ltd 半導体装置の製造方法
JP2008288481A (ja) * 2007-05-21 2008-11-27 Casio Comput Co Ltd 半導体装置およびその製造方法
US20090039514A1 (en) * 2007-08-08 2009-02-12 Casio Computer Co., Ltd. Semiconductor device and method for manufacturing the same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110010553A (zh) * 2013-03-06 2019-07-12 新科金朋有限公司 形成超高密度嵌入式半导体管芯封装的半导体器件和方法
CN104064513B (zh) * 2013-03-19 2017-05-03 株式会社东芝 半导体装置的制造方法及半导体装置
CN105765711A (zh) * 2013-12-23 2016-07-13 英特尔公司 封装体叠层架构以及制造方法
CN105225967A (zh) * 2014-06-27 2016-01-06 台湾积体电路制造股份有限公司 封装半导体器件的方法和封装的半导体器件
US11239138B2 (en) 2014-06-27 2022-02-01 Taiwan Semiconductor Manufacturing Company Methods of packaging semiconductor devices and packaged semiconductor devices
CN106024657A (zh) * 2016-06-24 2016-10-12 南通富士通微电子股份有限公司 一种嵌入式封装结构

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Publication number Publication date
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