CN101924076A - Sonos结构的制备方法 - Google Patents
Sonos结构的制备方法 Download PDFInfo
- Publication number
- CN101924076A CN101924076A CN2009100574043A CN200910057404A CN101924076A CN 101924076 A CN101924076 A CN 101924076A CN 2009100574043 A CN2009100574043 A CN 2009100574043A CN 200910057404 A CN200910057404 A CN 200910057404A CN 101924076 A CN101924076 A CN 101924076A
- Authority
- CN
- China
- Prior art keywords
- layer
- preparation
- sonos
- amorphous silicon
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明公开了一种SONOS结构的制备方法,包括以下步骤:1.在硅衬底上形成底部氧化层;2.在底部氧化层上形成氮化硅层;3.在氮化硅层上淀积非晶硅层;4.对非晶硅层进行氧化,形成氧化层;5.接着在步骤4形成的氧化层上淀积多晶硅。本发明方法能提高SONOS器件的性能。
Description
技术领域
本发明涉及半导体集成电路制造领域,尤其涉及一种SONOS结构的制备方法。
背景技术
SONOS(硅-氧化硅-氮化硅-氧化硅-硅)闪存器件,因为具备良好的等比例缩小特性和抗辐照特性而成为目前主要的闪存器件类型之一。然而传统的SONOS闪存在工艺方面的一些问题也在制约着其本身的可靠性。
首先,通常SONOS结构顶部氧化层是采用化学汽相淀积工艺,直接淀积在氮化硅层的上面。其致密程度不如热氧化形成的氧化层。在ONO(氧化硅-氮化硅-氧化硅)的湿法工艺过程中,药液对HTO(高温氧化膜)层的侧向刻蚀(under-cut)会引起HTO的损失。如果工艺过程中的侧向刻蚀程度恶化,加之ONO的光刻对准偏差,就会导致SONOS管特性损失。
其次,ONO层之后通常会有高压和低压栅氧化层的清洗。这两步清洗往往会造成顶部氧化层厚度的损失以及表面粗糙度变差,进而会影响到SONOS器件的特性。
已有技术的SONOS闪存器件的制备工艺中,由于顶部氧化层不够致密,而且在ONO层形成之后的高压或者低压栅氧化层的清洗会造成顶部氧化层的损失,从而对顶部氧化层带来双重损失,因此影响到SONOS器件的性能。
发明内容
本发明所要解决的技术问题是提供一种SONOS结构的制备方法,能够避免SONOS器件中顶部氧化层的损失,同时提高了顶部氧化层的致密性,从而提高SONOS器件的性能。
为解决上述技术问题,本发明SONOS结构的制备方法的技术方案是,包括以下步骤:
1)在硅衬底上形成底部氧化层;
2)在底部氧化层上形成氮化硅层;
3)在氮化硅层上淀积非晶硅层;
4)对非晶硅层进行氧化,形成氧化层;
5)接着在步骤4)形成的氧化层上淀积多晶硅。
作为本发明的进一步改进是,步骤4)中采用高压氧化或者采用低压氧化方法对非晶硅层进行氧化形成氧化层。
本发明采用了一种非晶硅自氧化技术来制备ONO顶部氧化层的方法。由于非晶硅具有良好的抗湿法刻蚀能力,因此ONO的湿法工艺对非晶硅形成侧向刻蚀非常小;另一方面,在第一次高压热氧化之后非晶硅被氧化形成顶部氧化层,因此避免了一次氧化前清洗造成的损失。从而提高了SONOS器件的性能。
附图说明
下面结合附图和实施例对本发明作进一步详细的说明:
图1本发明制备方法流程示意图;
图2为本发明制备方法工艺结构流程示意图。
图中附图标记为:
1为硅衬底,2为底部氧化层,3为氮化硅陷阱层,4为非晶硅层,5为非晶硅氧化后形成的氧化层,6为高压氧化层,7为低压氧化层,8为多晶硅电极。
具体实施方式
如图1所示,本发明制备SONOS器件结构包括以下几个步骤:
学汽相淀积)的方法淀积形成非晶硅层。至此,就可以形成SONP结构。由于在厚度很薄的尺度下,相对于多晶硅,非晶硅膜层淀积和氧化后都具有更好的厚度均匀性。因此采用本发明方法形成的非晶硅层厚度很均匀,而且在后续工艺中,当利用本步骤的非晶硅氧化形成氧化层时,所得到的氧化层比采用现有技术中采用化学汽相淀积工艺直接在氮化硅层上淀积氧化层厚度均匀,而且致密性更好,从而是SONOS器件性能更稳定。
接着,要通过对非晶硅层的氧化形成顶部氧化层。在这个工艺过程中,首先要通过光刻工艺对非晶硅层4、氮化硅层3和底部氧化层2进行刻蚀,一直刻蚀到硅衬底,刻蚀之后氧化之前要进行清洗,清洗之后再对非晶硅层进行氧化。由于之后非晶硅要被氧化形成氧化层,而因为采用非晶硅氧化的方法形成的顶部氧化膜更加致密,因此避免了清洗对氧化层的损失。
在对非晶硅层进行氧化时,可以采用两种方法:
一,高压氧化层制备。采用常规的热氧化方法。氧化工艺过程中,非晶硅层4和暴露的硅衬底1的一部分同时被高压氧化,从而在氮化硅层上形成SONOS器件的顶部氧化层5,并在硅衬底形成高压氧化层6,形成如图2(d)所示的结构。
二,低压氧化层制备。采用常规的热氧化方法形成氧化层。非晶硅层4和暴露的硅衬底1的一部分同时被低压氧化,从而在氮化硅层上形成SONOS器件的顶部氧化层5,并在硅衬底形成低压氧化层7,形成如图2(e)所示的结构。
接着,通过光刻工艺对高压氧化层6或者低压氧化层7进行刻蚀,在顶部氧化层5和高压氧化层6或者低压氧化层7上采用常规的CVD方法淀积多晶硅,形成多晶硅电极8。如图2(f)所示,为采用高压氧化形成顶部氧化层5和高压氧化层6时,在顶部氧化层5和高压氧化层6上形成多晶硅电极8。如图2(g)所示,为采用低压氧化形成顶部氧化层5和低压氧化层7时,在顶部氧化层5和低压氧化层7上形成多晶硅电极8。
本发明采用了一种非晶硅自氧化技术来制备ONO层顶部氧化层的方法。由于非晶硅具有良好的抗湿法刻蚀能力,因此ONO的湿法工艺不会对非晶硅形成侧向刻蚀;另一方面,在第一次高压热氧化之后非晶硅被氧化形成顶部氧化层,因此减少了一次清洗造成的损失。最终提高了SONOS器件的性能。
Claims (9)
1.一种SONOS结构的制备方法,其特征在于,包括以下步骤:
1)在硅衬底上形成底部氧化层;
2)在底部氧化层上形成氮化硅层;
3)在氮化硅层上淀积非晶硅层;
4)对非晶硅层进行氧化,形成氧化层;
5)接着在步骤4)形成的氧化层上淀积多晶硅。
2.根据权利要求1所述的SONOS结构的制备方法,其特征在于,其特征在于,步骤4)中采用高压氧化或者采用低压氧化方法对非晶硅层进行氧化形成氧化层。
3.根据权利要求1所述的SONOS结构的制备方法,其特征在于,步骤1)中采用热氧化工艺形成底部氧化层。
4.根据权利要求1所述的SONOS结构的制备方法,其特征在于,步骤2)中采用LPCVD方法形成氮化硅层。
5.根据权利要求1所述的SONOS结构的制备方法,其特征在于,步骤5)中采用CVD方法淀积多晶硅。
9.根据权利要求1或2所述的SONOS结构的制备方法,其特征在于,步骤3)中采用CVD的方法淀积非晶硅层。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2009100574043A CN101924076A (zh) | 2009-06-11 | 2009-06-11 | Sonos结构的制备方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2009100574043A CN101924076A (zh) | 2009-06-11 | 2009-06-11 | Sonos结构的制备方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN101924076A true CN101924076A (zh) | 2010-12-22 |
Family
ID=43338891
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2009100574043A Pending CN101924076A (zh) | 2009-06-11 | 2009-06-11 | Sonos结构的制备方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN101924076A (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102260857A (zh) * | 2011-07-25 | 2011-11-30 | 润峰电力有限公司 | 一种晶硅表面镀膜及其制备方法 |
-
2009
- 2009-06-11 CN CN2009100574043A patent/CN101924076A/zh active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102260857A (zh) * | 2011-07-25 | 2011-11-30 | 润峰电力有限公司 | 一种晶硅表面镀膜及其制备方法 |
CN102260857B (zh) * | 2011-07-25 | 2013-02-06 | 润峰电力有限公司 | 一种晶硅表面镀膜及其制备方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7804130B1 (en) | Self-aligned V-channel MOSFET | |
CN107731849B (zh) | 3d nand闪存沟道孔的制备方法及3d nand闪存 | |
TW200409298A (en) | Method for fabricating a vertical nitride read-only memory (NROM) cell | |
US8319273B2 (en) | Self-aligned charge storage region formation for semiconductor device | |
US20100163952A1 (en) | Flash Cell with Integrated High-K Dielectric and Metal-Based Control Gate | |
CN106206598B (zh) | 分栅式闪存器件制造方法 | |
US20140084472A1 (en) | Compound dielectric anti-copper-diffusion barrier layer for copper connection and manufacturing method thereof | |
CN104617093A (zh) | 半导体结构及其形成方法 | |
CN105428317B (zh) | 半导体器件制造方法 | |
CN101414573A (zh) | 一种可改善微笑效应的沟槽隔离结构制作方法 | |
CN103681274B (zh) | 半导体器件制造方法 | |
CN101192528A (zh) | 栅极制作方法 | |
CN101996938B (zh) | 制作存储器的字线方法 | |
CN101924076A (zh) | Sonos结构的制备方法 | |
WO2010043068A1 (zh) | 电可擦写可编程存储器及其制造方法 | |
CN101882579A (zh) | Ono介电层切断方法 | |
JP2006120848A (ja) | 半導体装置及びその製造方法 | |
CN101179017A (zh) | 分离栅浮栅尖端的制造方法 | |
CN104637799B (zh) | 全自对准高密度沟槽栅场效应半导体器件制造方法 | |
CN101459139B (zh) | 电荷囚禁器件的制作工艺方法 | |
CN101452814B (zh) | 提高自对准接触孔击穿电压的方法和多晶硅栅极结构 | |
US9054210B2 (en) | Method of fabricating semiconductor device | |
CN101800172A (zh) | 一种自对准多晶硅浮栅的制作方法 | |
CN107437547B (zh) | 一种半导体器件的制作方法 | |
CN102646579B (zh) | 一种sonos结构及制造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C12 | Rejection of a patent application after its publication | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20101222 |