CN101884103B - 静电放电保护电路 - Google Patents

静电放电保护电路 Download PDF

Info

Publication number
CN101884103B
CN101884103B CN200880101208.5A CN200880101208A CN101884103B CN 101884103 B CN101884103 B CN 101884103B CN 200880101208 A CN200880101208 A CN 200880101208A CN 101884103 B CN101884103 B CN 101884103B
Authority
CN
China
Prior art keywords
esd
electrostatic discharge
pad
voltage source
protective circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200880101208.5A
Other languages
English (en)
Other versions
CN101884103A (zh
Inventor
P·帕登
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TOUMAZ科技有限公司
Toumaz Technology Ltd
Original Assignee
Toumaz Technology Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toumaz Technology Ltd filed Critical Toumaz Technology Ltd
Publication of CN101884103A publication Critical patent/CN101884103A/zh
Application granted granted Critical
Publication of CN101884103B publication Critical patent/CN101884103B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Emergency Protection Circuit Devices (AREA)

Abstract

一种具有多个电路模块的集成电路，每个模块具有一个或多个正电压源焊盘、一个或多个负电压源焊盘以及一个或多个信号焊盘。所述集成电路还包括静电保护电路，所述静电保护电路包括第一静电放电保护轨，用于连接到正电压源点；第二静电放电保护轨，用于连接到负电压源点；以及第一保护电路，所述第一保护电路将每个所述信号焊盘耦合到所述第一和第二静电放电保护轨二者，所述第一保护电路用于当过大电压出现在所述信号焊盘中的一个上时提供到第一环和第二环中的一个的传导路径。

Description

静电放电保护电路
技术领域
本发明涉及一种静电放电(ESD)保护电路，更具体而言，涉及一种用于易因静电放电受损害的片上系统(SoC)的ESD保护电路。
背景技术
已知静电放电(ESD)会给诸如集成电路(IC)的小规模器件造成问题。这是因为在具有接地和电源引脚和焊盘的IC中，一个引脚/焊盘上的ESD尖峰可能破坏整个芯片。已经提出了多种解决该问题的方法。已知向IC提供一种电路，该电路在出现静电放电时，形成ESD电流的电流放电路径，并将IC焊盘的电压箝位在充分低的水平，以避免损坏IC的部件。图1和2示出了提供ESD保护的已知结构的实例。
图1示意性地示出了IC的两个电路模块1、2。模块1、2可以分别表示IC的模拟和数字电路部件，并假定每个由不同的片外电源电压来供电。在模块1的情形中，该电源电压是Vdd1，在模块2的情形中电源电压是Vdd2。模块在负电源电压Vss1和Vss2下操作，虽然在实际中两个负电源电压都接地。
每个模块1、2设置有连接到设置在在IC外部的IC引脚(未示出)的一系列键合焊盘(由小的方框表示，其中模块1的焊盘显示为阴影线)。对于每个模块，至少一个焊盘连接到正电压源引脚(Vdd)，至少一个连接到负电压源引脚(Vss)。这些焊盘在下文中被统称为“电压源”焊盘。其它的焊盘连接到数字/模拟信号输入/输出引脚、时钟信号引脚等等。这些其它焊盘在下文中被称为“信号”焊盘。
为了提供ESD保护，多个ESD保护环围绕芯片整个外围延伸。为每个Vdd提供一个环，为每个Vss提供一个环。从而，在图1的实例中，提供了4个ESD保护环。每个环直接连接到IC封装的电压源引脚中的对应一个。从而，图1中的环3连接到Vdd1，环4连接到Vss1，环5连接到Vdd2，环6连接到VSS2。每个电压源焊盘经由ESD保护电路耦合到相同极性的每个环，该ESD保护电路被设计用于一旦给定焊盘上的电压超过击穿电压(例如，由于电压尖峰)时提供放电路径。与给定模块相关联的每个信号焊盘进一步经由ESD保护电路耦合到该模块的两个电压源焊盘。因此，例如，模块1的信号焊盘将耦合到提供Vdd1和Vss1的电压源焊盘。
图2详细示出了在4个模块的IC具有相应的正和负电源电压(Vdd1～Vdd4，以及Vss1～Vdd4)的情形下一个模块的ESD保护结构(由Vdd1和Vss1供电)。背靠背二极管连接在电压源焊盘Vdd1和Vss1与每个相同极性的ESD保护环之间。每个ESD保护环连接到焊盘，该焊盘直接连接到对应的电压源引脚(图2仅示出了Vdd1和Vss1的焊盘)。应该注意，Vdd1焊盘上的电压不能比其它正电源电压的ESD保护环上的电压高或低超过二极管正向电压(标称0.7伏)，因为某个二极管将会开启并接通，从而使该焊盘电压放电。同样地对于Vss1焊盘也成立。
应该想到，该ESD保护结构不仅在IC工作期间提供保护，还在引线键合工作期间提供保护，在该引线键合工作期间将芯片上的焊盘被键合到与IC封装相关联的引脚，只要待键合的第一焊盘是ESD保护环连接着的Vsscom和Vddcom焊盘。然后，电压源或信号焊盘上出现的任何尖峰将通过其所耦合的一个或多个背对背二极管对以及通过ESD保护环中的一个传导至所连接的Vdd或Vss焊盘。
针对每个SoC单元需要一对ESD保护轨是一项很大的不利。例如，具有5个内部模块的SoC将需要5对ESD环，这将可能增加芯片的大小并造成优先击穿机制，因为有些轨迹可能相比其他(例如如果连接采用不同长度的电线进行)具有较低的欧姆路径。更不利的是，每个电压源焊盘与每个及所有其它相同极性的ESD保护环之间的背对背二极管对的需求将要求芯片上大量的二极管和电路连接，这同样会增加芯片的大小并引入进一步的击穿机制。
发明内容
根据本发明第一方面，提供了一种具有多个电路模块的集成电路，每个模块具有一个或多个正电压源焊盘、一个或多个负电压源焊盘以及一个或多个信号焊盘。所述集成电路还包括静电保护电路，所述静电保护电路包括：第一静电放电保护轨，用于连接到正电压源点；第二静电放电保护轨，用于连接到负电压源点；以及第一保护电路，其将每个所述信号焊盘都耦合到所述第一和第二静电放电保护轨二者，所述第一保护电路用于当过大电压出现在所述信号焊盘中的一个上时提供到第一和第二环中的一个的传导路径。
本发明至少一些实施例的益处在于，与前面描述的已知电路相比，仅需要单个的ESD电压源和负的(例如接地)轨。这使所述IC能够采用较少的部件和连接来构建，从而使其物理尺寸最小化，并减少了电连接的复杂性。并且不需要在每个以及每对电源焊盘之间提供保护电路——已知例子是需要这样的。此外，将所有负(接地)焊盘连接到公共接地轨避免了需要通过另外的保护电路将每个接地焊盘连接到每个其它的接地焊盘。
为了向所述负(例如接地)电源焊盘提供ESD保护，所述第二静电放电保护轨可连接到每个所述负电源电压焊盘。类似地，为了向所述正电源焊盘提供ESD保护，可以提供第二保护电路，所述第二保护电路将每个所述正电压源焊盘耦合到所述第一静电放电保护轨，其中所述第二保护电路用于当过大电压出现在所述正电压源焊盘中的一个上时提供到所述第一环的传导路径。
在本发明实施例中，对于每个焊盘所述第一和第二保护电路包括一对背对背二极管，所述一对背对背二极管将所述焊盘耦合到所述静电放电保护轨中的对应一个。
在一个实例中，本发明适用于不同电路模块的所述正电压源焊盘连接到所述集成电路的不同的电压源引脚的情形。
为了有助于将焊盘连接到所述ESD保护环，这些环可以基本上围绕所述集成电路的整个外围延伸。
根据本发明第二方面，提供了一种具有多个电路模块的集成电路，每个模块具有一个或多个正电压源焊盘、一个或多个负电压源焊盘以及一个或多个信号焊盘。所述集成电路还包括静电保护电路，所述静电保护电路包括：第一静电放电保护轨，用于连接到正电压源点；第一保护电路，所述第一保护电路将每个所述正电压源焊盘耦合到所述第一静电放电保护轨，所述第一保护电路用于当过大电压出现在所述正电压源焊盘中的一个上时提供到第一环的传导路径；第二静电放电保护轨，用于连接到负电压源点以及每个所述负电源电压焊盘；以及第二保护电路，所述第二保护电路将每个所述信号焊盘耦合到所述第一和第二静电放电保护轨二者，所述第二保护电路用于当过大电压出现在所述信号焊盘中的一个上时提供到第一和第二环中的一个的传导路径。
附图说明
图1示意性示出了现有技术的具有ESD保护环的片上系统；
图2示意性示出了图1的SoC的ESD保护电路；
图3是体现本发明的片上系统的电压源焊盘和接地焊盘的示意图；
图4是体现本发明的片上系统的箝位电路示意图；以及
图5示出了举例说明图4脉冲放电路径的示意图。
具体实施方式
如前面所述，片上系统(SoC)ESD保护电路通常依赖于为系统内每个单元提供一对在外围延伸的ESD保护环，其中每个单元需要自己的正电源和负电源电压。这些方法未能认识到对于每个极性，单个ESD保护环是足够了的，只要该环耦合到该极性所有的电源电压焊盘。
考虑例如四个单元SoC IC，每个单元要求正电源电压Vdd1～Vdd4以及负电源电压Vss1～Vss4。第一点要注意的是可将电压源以单个、公共负电源电压，即接地信号来引用。如图3中示意性地示出，四个模块中所有负电源焊盘直接连接到公共“接地”ESD保护环。该环则直接连接到公共Vss焊盘，“VSSCOM”，其键合到IC封装的Vsscom引脚。四个正电压源焊盘类似地耦合到公共ESD保护环，但经由各自的背对背二极管对。该环直接连接到公共Vdd焊盘，“VDDCOM”，其键合到IC封装的Vddcomm引脚。图3进一步示出了信号焊盘“SP1”，其属于由VDD1和VSS1供电的第一SoC模块。SP1通过各自的背对背二极管对耦合到焊盘VDD1和VSS1。与传统的SoC IC相比，ESD保护环的数量从4减少为2。因此，所需的给这些环供电的焊盘数量从4减少为2。
本申请中在一般的意义上使用术语“二极管”来表示保护性电气部件，其可以对任一方向上出现的静电放电进行保护。例如，与利用图3所示背对背二极管对所不同的，可以使用任何适当的二极管和/或晶体管和/或晶闸管等的设置，和/或将MOSFET的栅极和漏极连接起来。
在SoC键合期间，待键合的第一焊盘是VSSCOM，然后是VDDCOM。之后，键合顺序从ESD角度来看是不重要的，因为在电压源或信号焊盘上出现的任何尖峰将通过公共ESD保护环中的一个来放电。
应该意识到，与图2中已知设置相比，需要较少的背对背二极管对来提供ESD保护。此外，因为每个电源焊盘Vdd1、Vdd2、Vdd3、Vdd4连接到公共的线(VDDCOM)，布线/电路比图2中所示设置要简单。这有助于制造并减少其成本。此外，出现故障的可能性得以减小，并避免了图1和2的已知设置中存在的欧姆路径的变化。
为了提高额外的保护，与每个SoC的模块相关联的电压源和接地焊盘经由箝位电路来连接。图4是电压焊盘和接地焊盘之间关系的示意图。为简明起见，图4仅示出了第一和第二模块1、2的电压源焊盘Vdd1、Vdd2和接地焊盘Vss1、Vss2。如图3中那样，电压源焊盘Vdd1、Vdd2经由背对背二极管DD1-C、DD2-C连接到公共电压源线VDDCOM。如图3中那样，第一和第二模块的接地焊盘Vss1、Vss2直接连接到公共接地线VSSCOM。在每个模块(例如模块1)中，每个电源焊盘(例如Vdd1)经由箝位电路CC连接到对应的接地焊盘(例如Vss1)。箝位电路CC包括保护结构(例如两个串联的二极管)，其在电源电压超过模块允许的击穿电压时提供放电路径。箝位电路的目的是将电压保持在预定的阈值，以防止电压达到或超过箝位电路的电压。通过提供放电路径使能量分散到其它地方，防止了对芯片造成损坏，从而避免有危险的高电压到达芯片模块。放电路径提供容易的路径使能量下降，以减少对芯片放电的机会，从而减少产生损坏的可能性。
在ESD制造时的测试期间，所有Vss引脚初始都接地，Vdd浮置，接着将正电压和负电压尖峰施加到每个信号引脚。然后，将所有Vdd引脚接地，Vss浮置，接着将正电压和负电压尖峰施加到信号引脚。这些测试验证了背对背二极管对信号焊盘的保护，因为ESD能量将经由这些背对背二极管放电。在接下来的一组测试中，将所有Vss引脚接地，并将所有Vdd引脚连接到电源(Vdd)。然后，将每个Vdd引脚从电源断开，并再次施加正的和负的ESD尖峰。正的能量尖峰将经由连接在待测试Vdd引脚和VDDCOM之间的背对背二极管来放电。负的能量尖峰可以经由背对背二极管然后是连接到VSSCOM的串联二极管箝位电路来放电。然而，该放电路径长度为3个二极管，这是不希望的。从而，Vdd和Vss引脚之间(例如图4中Vdd1和Vss1之间)另外的箝位二极管对于负的能量尖峰允许更短的放电路径，只有2个二极管。
在ESD脉冲出现电源焊盘上或者接地焊盘上的情形下，能量最终放电到公共接地线VSSCOM。图5针对已在电源焊盘Vdd2上出现的ESD事件示出了ESD正向脉冲放电路径(由实箭头表示)的实例。ESD能量从电源焊盘Vdd2，通过背对背二极管的设置DD2-C、通过公共电源焊盘Vddcom且最终通过电容C放电到公共接地线VSSCOM。让电容C成为外部去耦电容(即芯片外的)是方便的。为清楚起见，到公共接地线的连接在图5左边单独标记，然而应意识到，这与图5右边描述的公共接地线VSSCOM是相同的。
图5还示出了(采用虚线箭头)ESD事件在Vss焊盘上的放电路径。在此情形下，ESD脉冲将简单连到接地点，其中所有电压指向该接地点，即直接至公共接地线VSSCOM。
本发明实施例的ESD保护电路避免了给SoC IC单独的模块供电的需要，因为公共电压源VDDCOM的提供确保了ESD保护初始且同时提供给所有Vdd焊盘。类似地，公共接地VSSCOM的提供确保了ESD保护初始且同时提供给所有Vss焊盘。至于图1中现有技术的设置，可以以几乎围绕整个芯片延伸的环的形式设置公共电源和接地线。这是方便的设置，因为它并不占据可用于在模块间进行布线的芯片面积。
本发明实施例的ESD保护电路可在例如SensiumTM TZ1030芯片中利用，该芯片由Toumaz技术有限公司制造。SensiumTM芯片是超低功率无线传感器接口平台，其可用于医疗应用中，例如ECG监测、温度监测以及监测血糖和氧水平等等。芯片可以以每天一次读数、在1V下发送和接收2.5nW功率。可在病人身体上佩戴的传感器生成信号，该信号发送给芯片进行处理/监测。
本发明实施例特别适于在SensiumTM芯片中使用，其包含多个不同模块。公共ESD同时为所有焊盘提供保护，从而避免潜在的需要以特定的顺序开启芯片的负担。一旦Vddcom和Vsscom焊盘受到了ESD保护，整个芯片就立即得到保护。
应该注意，在出现ESD事件时SoC还容易受到潜在的损坏。与使部件出故障所不同的，ESD事件可使SoC上的部件特性发生变化。这会导致出现从测试SoC来看并不能明显看出经受住了损害的情形，从而没有办法知道ESD事件所具有的影响。本发明实施例提供了更为可靠的方法来确保对SoC的ESD保护——通过所提供的基本上同时且即时的ESD保护，从而使潜在损坏的可能性最小化。这在用于医疗领域的SoC中是特别重要的，在该领域中确保SoC的正确工作是至关重要的。
然而，应该理解的是，本发明实施例可以在具有多个模块的任意芯片中利用，从而在任意数量的不限于医疗领域的不同应用中利用。
本领域技术人员将意识到，可对前面描述的实施例进行各种修改，而不脱离本发明的范围。例如，虽然所描述的实施例对于每个模块仅涉及单个正的和负的电源焊盘(Vss和Vdd)，在一些情形下可向模块提供多个这样的电压源焊盘。当然，在此情形下，由于必须为每个焊盘提供ESD保护，部件数量的节省与传统的ESD保护解决方案相比更为显著。

Claims (6)

1.一种具有多个电路模块的集成电路，每个模块具有一个或多个正电压源焊盘、一个或多个负电压源焊盘以及一个或多个信号焊盘，所述集成电路还包括静电保护电路，所述静电保护电路包括：
第一静电放电保护轨，用于连接到正电压源点；
第二静电放电保护轨，所述第二静电放电保护轨直接连接到所述负电压源焊盘，所述第二静电放电保护轨还用于连接到负电压源点；
第一保护电路，所述第一保护电路将每个所述信号焊盘耦合到所述第一和第二静电放电保护轨二者，所述第一保护电路用于当过大电压出现在所述信号焊盘中的一个上时提供到所述第一静电放电保护轨和所述第二静电放电保护轨中的一个的传导路径；以及
第二保护电路，所述第二保护电路将每个所述正电压源焊盘耦合到所述第一静电放电保护轨，所述第二保护电路用于当过大电压出现在所述正电压源焊盘中的一个上时提供到所述第一静电放电保护轨的传导路径。
2.根据权利要求1所述的集成电路，其中，对于每个信号焊盘，所述第一保护电路包括一对背对背二极管，所述一对背对背二极管将所述信号焊盘耦合到所述静电放电保护轨中的对应一个，并且
对于每个正电压源焊盘，所述第二保护电路包括将所述正电压源焊盘耦合到所述静电放电保护轨中的对应一个的一对背对背二极管。
3.根据权利要求1或2所述的集成电路，其中，不同电路模块的所述正电压源焊盘连接到所述集成电路的不同的电压源引脚。
4.根据权利要求1或2所述的集成电路，所述第一和第二静电放电保护轨中的每一个围绕所述集成电路的整个外围延伸。
5.根据权利要求3所述的集成电路，所述第一和第二静电放电保护轨中的每一个围绕所述集成电路的整个外围延伸。
6.一种具有多个电路模块的集成电路，每个模块具有一个或多个正电压源焊盘、一个或多个负电压源焊盘以及一个或多个信号焊盘，所述集成电路还包括静电保护电路，所述静电保护电路包括：
第一静电放电保护轨，用于连接到正电压源点；
第一保护电路，所述第一保护电路将每个所述正电压源焊盘耦合到所述第一静电放电保护轨，所述第一保护电路用于当过大电压出现在所述正电压源焊盘中的一个上时提供到所述第一静电放电保护轨的传导路径；
第二静电放电保护轨，用于连接到负电压源点以及直接连接到每个所述负电源电压焊盘；以及
第二保护电路，所述第二保护电路将每个所述信号焊盘耦合到所述第一和第二静电放电保护轨二者，所述第二保护电路用于当过大电压出现在所述信号焊盘中的一个上时提供到所述第一静电放电保护轨和所述第二静电放电保护轨中的一个的传导路径。
CN200880101208.5A 2007-07-30 2008-07-14 静电放电保护电路 Expired - Fee Related CN101884103B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
GB0714703A GB2451439A (en) 2007-07-30 2007-07-30 Electrostatic discharge prevention circuit
GB0714703.6 2007-07-30
PCT/GB2008/050568 WO2009016397A2 (en) 2007-07-30 2008-07-14 Electrostatic discharge protection circuit

Publications (2)

Publication Number Publication Date
CN101884103A CN101884103A (zh) 2010-11-10
CN101884103B true CN101884103B (zh) 2013-04-24

Family

ID=38513008

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200880101208.5A Expired - Fee Related CN101884103B (zh) 2007-07-30 2008-07-14 静电放电保护电路

Country Status (6)

Country Link
US (1) US8194373B2 (zh)
EP (1) EP2181462A2 (zh)
JP (1) JP2010535408A (zh)
CN (1) CN101884103B (zh)
GB (1) GB2451439A (zh)
WO (1) WO2009016397A2 (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102035194B (zh) * 2009-09-27 2013-10-16 上海宏力半导体制造有限公司 一种静电放电保护系统
US8958184B2 (en) * 2010-12-28 2015-02-17 Infineon Technologies Ag ESD protection devices and methods
JP2013004644A (ja) * 2011-06-15 2013-01-07 Elpida Memory Inc 半導体装置
US10039460B2 (en) 2013-01-22 2018-08-07 MiSleeping, Inc. Neural activity recording apparatus and method of using same
JP2015180050A (ja) * 2014-02-26 2015-10-08 セイコーエプソン株式会社 半導体集積回路装置及びそれを用いた電子機器
US10529702B2 (en) * 2014-11-05 2020-01-07 Texas Instruments Incorporated Method and circuitry for on-chip electro-static discharge protection scheme for low cost gate driver integrated circuit
KR102319407B1 (ko) 2014-12-19 2021-11-01 삼성전자주식회사 기판 스트립 및 이를 이용한 반도체 패키지의 제조 방법
CN106384732A (zh) * 2015-07-28 2017-02-08 力勤股份有限公司 具有静电放电防护的集成电路
CN105186482B (zh) * 2015-10-16 2018-01-16 昆山龙腾光电有限公司 静电防护电路和显示装置
US11088134B2 (en) * 2016-11-07 2021-08-10 Dialog Semiconductor (Uk) Limited Electrostatic discharge device and split multi rail network with symmetrical layout design technique
CN106601733B (zh) * 2016-12-30 2018-10-09 杭州迦美信芯通讯技术有限公司 射频地和模拟地之间具有静电释放防护功能的电路及封装结构
TWI708239B (zh) * 2018-05-22 2020-10-21 聯詠科技股份有限公司 顯示器儀器及其資料驅動積體電路
CN108962107A (zh) * 2018-07-17 2018-12-07 上海天马有机发光显示技术有限公司 一种显示面板及显示装置
EP4280267A3 (en) * 2018-11-01 2024-02-21 Yangtze Memory Technologies Co., Ltd. Integrated circuit electrostatic discharge bus structure and related method
KR20200067634A (ko) * 2018-12-04 2020-06-12 삼성전자주식회사 가변적인 슈미트 트리거 특성의 정전기 보호 회로
CN112928085A (zh) * 2020-12-23 2021-06-08 威锋电子股份有限公司 开关芯片
CN115603297A (zh) * 2021-07-09 2023-01-13 长鑫存储技术有限公司（Cn） 芯片的静电保护网络
CN115621272A (zh) * 2021-07-12 2023-01-17 长鑫存储技术有限公司 芯片的静电保护电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6144542A (en) * 1998-12-15 2000-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. ESD bus lines in CMOS IC's for whole-chip ESD protection

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2616721B2 (ja) * 1994-11-22 1997-06-04 日本電気株式会社 半導体集積回路装置
EP0740344B1 (en) * 1995-04-24 2002-07-24 Conexant Systems, Inc. Method and apparatus for coupling multiple independent on-chip Vdd busses to an ESD core clamp
US5721658A (en) * 1996-04-01 1998-02-24 Micron Technology, Inc. Input/output electrostatic discharge protection for devices with multiple individual power groups
US5991135A (en) * 1998-05-11 1999-11-23 Vlsi Technology, Inc. System including ESD protection
US6078068A (en) * 1998-07-15 2000-06-20 Adaptec, Inc. Electrostatic discharge protection bus/die edge seal
JP3908669B2 (ja) * 2003-01-20 2007-04-25 株式会社東芝 静電気放電保護回路装置
US6756834B1 (en) * 2003-04-29 2004-06-29 Pericom Semiconductor Corp. Direct power-to-ground ESD protection with an electrostatic common-discharge line
US7359170B2 (en) 2003-10-22 2008-04-15 Broadcom Corporation RF circuit electrostatic discharge protection
TWI257165B (en) * 2003-10-28 2006-06-21 Sunplus Technology Co Ltd Electrostatic discharge protection device
US7411767B2 (en) * 2004-06-02 2008-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-domain ESD protection circuit structure
JP2005167277A (ja) * 2005-01-26 2005-06-23 Matsushita Electric Ind Co Ltd 半導体集積回路
WO2007013145A1 (ja) * 2005-07-27 2007-02-01 Renesas Technology Corp. 半導体集積回路
US7463466B2 (en) * 2005-10-24 2008-12-09 United Microelectronics Corp. Integrated circuit with ESD protection circuit
JP2007134383A (ja) * 2005-11-08 2007-05-31 Seiko Epson Corp バルクマスタ基板

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6144542A (en) * 1998-12-15 2000-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. ESD bus lines in CMOS IC's for whole-chip ESD protection

Also Published As

Publication number Publication date
US8194373B2 (en) 2012-06-05
WO2009016397A2 (en) 2009-02-05
CN101884103A (zh) 2010-11-10
US20100188788A1 (en) 2010-07-29
GB0714703D0 (en) 2007-09-05
GB2451439A (en) 2009-02-04
WO2009016397A3 (en) 2009-06-04
JP2010535408A (ja) 2010-11-18
EP2181462A2 (en) 2010-05-05

Similar Documents

Publication Publication Date Title
CN101884103B (zh) 静电放电保护电路
CN102738782B (zh) 半导体集成电路的esd保护电路
US9048655B2 (en) ESD protection scheme using I/O pads
TWI425608B (zh) 多重電力領域積體電路之靜電放電保護電路
CN101626154B (zh) 集成电路esd全芯片防护电路
CN102884697B (zh) 用于集成电路的过电压保护电路
CN103515939A (zh) 静电放电保护电路
US6624998B2 (en) Electrostatic discharge protection scheme in low potential drop environments
JP4043855B2 (ja) 半導体集積回路装置
US8995101B2 (en) Electrostatic discharge protection circuit
US20050135033A1 (en) Semiconductor integrated circuit apparatus
CN101228629B (zh) 采用分布式低电压钳位器件的通路共用的高电压esd保护
FI3568915T3 (fi) Dc-virrankytkentäkokoonpano ja -menetelmä
US20030235019A1 (en) Electrostatic discharge protection scheme for flip-chip packaged integrated circuits
US20160218503A1 (en) Electrostatic discharge protection solutions
US20140092500A1 (en) Ground loss monitoring circuit and integrated circuit comprising the same
US6801417B2 (en) Semiconductor integrated circuit device
US20070097568A1 (en) ESD protection for outputs
US6639771B2 (en) Internet ESD-shunt diode protected by delayed external MOSFET switch
US20020070751A1 (en) Failsafe interface circuit with extended drain services
US20140009124A1 (en) Partial hot plug protection circuit for super capacitor temperature sensor
US4586242A (en) Operations on a semiconductor integrated circuit having two kinds of buffers
EP2941298B1 (en) An electronic system for a system for neural applications
CN100399665C (zh) 一种电压源的静电放电保护电路
US6627917B1 (en) Method and apparatus for wafer-level burn-in

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20130424

Termination date: 20140714

EXPY Termination of patent right or utility model