CN101820277A - 用于可编程加电序列的装置和方法 - Google Patents

Abstract

本发明公开了用于可编程加电序列的装置和方法以及用于提供将门控电源提供给电路部分的加电序列的控制的电路和方法。提供具有多于两个控制比特的多于两条链的电源开关结构。链包括响应于控制信号顺序启用以将虚拟电源提供给门控电路来支持电源门控的电源开关。电源开关可以包括子开关和母开关，其中，母开关在时间上比子开关启用的晚。允许虚拟电源开始加电的使能信号可以被定时以控制虚拟电源的加电序列期间的冲击电流和峰值电流的斜升时间。披露了用于提供子开关和母开关的定时以及启用电源开关结构中的多条链的方法。

Description

用于可编程加电序列的装置和方法

本申请要求于2009年2月27日提交的名称为“Apparatus and Methodsfor Programmable Power-Up Sequence，”的美国临时申请第61/156,210号的优先权，其申请结合于此作为参考。

技术领域

本发明涉及用于提供改进的集成电路设计的电路和方法，以及使用用于提供有门控电源的集成电路的多个部分的可编程和可控制加电序列的集成电路。对于芯片上系统(SOC)或其他集成电路的多个部分使用门控电源减少了由于泄漏损失导致的功耗。加电电路可能具有包括动态IR下降、骤增电流的多种问题以及可能导致功率损失或不适当芯片操作的其他问题。本发明的实施例在集成电路上提供具有门控电源的加电电路的优点。

背景技术

当前，在便携式和其他电池供电设备中使用集成电路的增加趋势增加了对高级集成电路中的功耗减小的需要。一些功率减小可以通过减少当电路的多个部分不使用时的功率来实现。例如，通过对具有多个设计时钟的集成电路(例如，ASIC或SOC)的多个部分的时钟进行门控，通过对该部分的时钟进行门控或拦截，可以减少由时钟电路对动态功率的消耗。然而，即使当不消耗由于时钟信号的动作而导致的切换功率时，也将发生由于泄漏电流和待机电流所导致的静态功率损失。从而，作为使用进一步减小无效电路的功耗的方法，增加为了去除ASIC或SOC的多个部分的电源的电源门控的使用。

图1示出了集成电路11的框图，例如，其可以为ASIC或SOC，包括设计块V1、V2和V3。在图1中示出了用于对特定块的电源进行门控的现有技术中已知的多种方法。例如，可以被内部或外部控制的电源开关13对设计块V3的电源进行门控。可切换电源焊盘(pad)15控制另一设计块V2的电源供应。示出了被实现为可切换电压调节器19的片外电源调节器，表示另一种已知方法。

图2示出了现有技术的用于ARM电路功能的芯片上电源门控电路的简单电路图。在导体上提供固定电源VDD_SOC，例如1.2伏特。在第二导体上提供可以与VDD_SOC相同或稍微低一些的第二电源VDD_CORE。电路的一些部分以固定电压的方式耦合至这些电源导体中的一个或另一个，例如，RAM 31耦合至电压源VDD_CORE。CPU SOC 35类似地耦合至更高电压源VDD_SOC。第三电路部分CORE 33具有基于电路不可用的一些周期被接通和断开的动态电压源(DVS)。这种现象通常被称为“睡眠”周期。PMOS晶体管37被示出以串联方式耦合至标记为“睡眠”的控制信号。当PMOS晶体管断开时，(睡眠为逻辑高值，当栅极端下降到VDD以下时，PMOS晶体管37导通)，即，-Vgs大于阈值电压，提供给CORE 33的电源被门控关闭。当睡眠控制线下降时，例如降到逻辑零值，CORE 33电路接收电源输入。

如图2所示，PMOS晶体管串联耦合并且当最后的晶体管37接收睡眠信号时，确认信号(ACK)指示所有晶体管都起作用，或者不起作用。如此，系统可以监控所有VDD_CORE_VDDV部分何时耦合至VDD_CORE。

现有技术的门控电路可以实现用于给块加电的序列。在图3中，例如，VDD电源耦合至提供VDD电压给多个位置(可能在ASIC或SOC设备中)的导体21的栅格。例如，在多等级金属半导体器件中，电轨21可以由铜或铝金属化构成，并且可以被布线为横跨器件的导体栅格。图3中的门控PMOS晶体管25将门控电源电压VDD_G提供给第二组导体23，然后其给门控电路块29供电。

在图3中，虚线27表示用于导通PMOS门控晶体管以控制加电序列的序列。当电路通电时，进行该操作以控制电流。

在门控电源导体上升至VDD的时间期间，通电处理具有峰值电流。一旦在器件上建立了该电压，电流会降低。被允许一次流过的电流越大，从0V或放电状态到VDD或充电状态的斜升时间越快。图4示出了流经耦合在VDD电源和门控VDD电源之间并且给门控电源电路的一部分供电的PMOS“头部”晶体管的电流Id的示例性电流对电压的示图。在该图中的时间“1”，晶体管断开并且没有电流流过。当栅电压降低到VDD以下(电压Vgs下降时，导通PMOS)时，晶体管导通并且在时间2处于饱和，换句话说，栅电压的减小不进一步提供附加电流流动。当从VDD电源提供至门控VDD线的电流下降时，VDD线朝向更高轨线升高，晶体管电流下降并且晶体管当前在具有流过其的小电流(接近零)的线性或电阻性区域中处于稳定状态。(当漏极增加至接近电源电压时，Vds非常小)。

图5示出了使用三种不同方法的VDD门控电源的斜升时间的三条曲线。在“鱼骨”方法中，多个PMOS晶体管导通，以同时耦合由门控电压一次提供的电路的所有部分，如实线所示，电流峰值非常早，但是来自门控电路的VDD电压达到VDD电平相当早。从而，并发方法具有短斜升时间。一种可选方法，由具有散置有单点并标记为“突变(多米诺)”的虚线表示，晶体管以多米诺形式的组导通，并且电流达到较小峰值，然而VDD斜升时间更长。最后，在第三种方法(在图中由其间散置有两个点的虚线、被标记为“一个接一个(菊花链)”的线表示)中，电流峰值处于较小值；然而，当门控电路的每部分以串联形式一次耦合至电源电压时，VDD斜升时间最长。图中的电压和电流图表示出了电流和斜升时间之间的设计折中。允许在峰值流过的电流越大，门控VDD电压斜升至VDD越快。

现有技术的电源开关和布线结构(例如，用于ASIC或SOC器件的设计)的问题为功率结构和开关布置，并且拓扑通常是固定的。使用开关布置和布线结构实现的一些设计具有使通电处理很好工作的特点。然而，如果相同的电源开关布置和布线拓扑被用于在相同设计流程中实现的另一设备，则所使用的布置和通电序列对于第二设备可以不是最佳的。例如，在图6中，设备A很好地适合电源开关结构，而对于标记为B的器件，电源开关结构不合适。

从而，一直需要如在高级半导体处理中使用以实现SOC的、解决现有技术的电源开关单元和布线的这些和其他问题的改进方法和结构。

发明内容

通过本发明的实施例通常解决或避免了这些和其他问题并且通常实现了技术优点，本发明的实施例提供切换电源结构以响应于控制信号给电路提供门控电源。

在本发明的第一示例性实施例中，多条链被设置在集成电路上以形成电源结构。电源开关沿着链放置并且将诸如固定电源电压的电源耦合至电源结构，其可以给电路提供门控或“虚拟”电源电压。电源开关顺序地耦合至可以在不同时间由控制电路提供的两个或更多使能信号。通过对使能定时并且通过将电源开关放置在沿着链的特定位置，可以控制给切换的电源结构加电的斜升时间、骤增电流、峰值电流和加电处理的其他特性。在集成电路设计期间使用的设计工具可以被用于确定这些特性，所以电源结构对于特定电路是最佳的。通过在不需要使用切换电源结构时关断电路，可以基本减小由于泄漏电流导致的功率损失和待机功耗。

在又一实施例中，子开关被提供用于切换电源结构中的每条链，用于提供虚拟电源给集成电路的一部分。母开关被提供为也进行耦合以提供虚拟电源并与子开关相关。母开关仅在使能信号到子开关之后的一段时间是可用的，通过选择该段时间，获得对虚拟电源的电流和斜升时间的附加控制。

在又一示例性实施例中，母开关被提供用于切换电源结构中的每条链，用于提供虚拟电源到集成电路的一部分。母开关被提供为也进行耦合以提供虚拟电源并与子开关相关。母开关仅在子开关可用之后并且在虚拟电源达到预定电压电平之后可用，诸如虚拟电源电平作为实例。通过选择该电压电平，获得对虚拟电源的电流和斜升时间的附加控制。

以上非常概括地描述了本发明的特征和技术优点，从而可以更好地理解本发明的以下具体描述。该概要部分简单地描述了本发明的特定示例性实施例，但是本发明不限于这些示例性实施例。

以下将描述本发明的附加特征和优点，其形成本发明的权利要求的主题。本领域技术人员应该想到，可以容易地利用所披露的思想和特定实施例作为基础，用于修改或设计用于执行本发明的相同目的的其他结构或处理。本领域技术人员应该想到，这样的等价结构不脱离如在所附权利要求中阐述的本发明的精神和范围。

附图说明

为了更好地理解本发明及其优点，现在结合附图进行以下描述作为参考，其中：

图1示出了具有所示的在芯片上和不在芯片上的电源开关的现有技术SOC的框图；

图2示出了具有芯片上电源门控开关的现有技术电路的一部分的简单框图；

图3示出了用于将VDD源门控至电路中的特定块的电源开关结构的简单示意图；

图4示出了在功率斜升期间具有相关负载曲线的PMOS晶体管的电流-电压特性；

图5示出了用于加电序列的电流和电压定时图表，其中，电源开关结构斜升至VDD电平；

图6示出了应用至两种不同集成电路设计的现有技术的固定电源开关拓扑；

图7(a)示出了具有用于将门控电压源分配给电路部分的电源开关结构的集成电路的布局视图的示例性实施例的框图；

图7(b)示出了用于将门控电压源分配给电路部分的电源开关结构的集成电路的布局视图的另一示例性实施例的框图；

图8示出了在本发明的示例性实施例中具有用于使平面图中所示的电源开关结构可用的寄存器的SOC的截面图；

图9示出了实施例使用的控制寄存器的框图；

图10示出了用于响应于睡眠控制信号提供虚拟VDD电源的多个N开关的另一示例性实施例的简单电路图；

图11示出了耦合多个第一开关和多个第二开关以形成用于响应于控制输入信号提供虚拟VDD源的电路的另一示例性实施例；

图12示出了表示用于图10的信号的定时的时序图；

图13示出了在另一示例性实施例中应用于提供使能信号给电源开关链的寄存器组的简单电路图的实施例的骤增电流控制；

图14(a)示出了在示例性实施例中用于提供功率的子开关的电流-电压特性，图14(b)示出了在实施例中使用的母开关的电流-电压特性；

图15示出了在又一示例性实施例中示出多条链和多个开关的操作以给虚拟轨提供功率的电源开关结构；

图16示出了在另一示例性实施例中具有菊花链配置中的至少两个电源开关链的开关结构；

图17示出了在另一示例性实施例中具有鱼骨配置的多个链的开关结构的平面图；以及

图18示出了在又一示例性实施例中用于具有N条链的SOC的电源开关结构。

附图、示意图和框图是示意性的，不用于限制本发明的典型实施例，它们被简化用于说明目的，并且不按比例绘制。

具体实施方式

以下将详细描述当前优选实施例的制造和使用。然而，应该想到，本发明提供了可以在多种特定环境中被具体化的多种可应用发明思想。所述的特定实施例仅表示制造和使用本发明的特定方式，而不限制本发明的范围。

图7(a)和图7(b)示出了在电路实施例中将启发法(heuristic approach)用于电源结构的框图。在图7(a)中，电路61可以为SOC或电路块或者执行SOC的一部分的块。分配虚拟VDD电源的链(chain)69例如被示出具有从根电路67开始的电源分配点68。根位置开始加电处理，即，根将真VDD电源或固定电压电源提供给电源开关结构，并且当电源开启时，在物理上接近根的开关结构器件开始首先将虚拟VDD导体提供至VDD。虚拟电源可以被提供为与VDD或由固定电压提供的其他电压电平基本相同的电压。可选地，虚拟电源可以为低电压电平，如现有技术中已知的。

图7(a)示出了使用电源开关68分配门控虚拟VDD电压源的多条电源结构链69，电源开关68如图7(a)中的箭头所示顺序接通。该图示出了通过建议增加附加电源焊盘63、65来增加这些区域中的电源荷载(weight)，在远离根位置的区域中提供电源电流的可能增加，同时根据对应于IR退化的功能60减小接近根的区域的荷载。该启发法补偿了在跨过电路提供功率时发生的IR退化。如果改为提供虚拟VDD而没有一些方法来解决在接通序列期间的IR下降，则当电流被提供给更多负载时，虚拟VDD电平可以下降到希望电平以下。

图7(a)示出了确定期望加电序列以防止动态IP(压降)的启发方法。加电序列最优化可以被描述为采用包括但不限于功耗、电源位置、根位置、核心IR退化等的因素的函数。使用启发方法将电源开关分割/分组、加权和组合(stitch)以防止动态IR。优选地，在布置阶段执行该方法。通过给定斜升时间约束，可以确定电源开关配置的最大深度。大部分或所有电源开关单元应该被分割和分组为多个组，以满足或紧密地接近斜升时间规格。在确定开关结构分割之后，下一步为装配/组合电源开关单元，并确定加电序列能够满足最大并发的问题。虽然实施例不限于任何特定布置，但最好将电源关闭域的使能信号放置在电源附近并且远离相关加电域，如图7(b)所示。

图7(b)在另一框图中示出了电路实施例中的电源结构的启发法。在图7(b)中，电路61可以为SOC或电路块或形成SOC的一部分的多个块。链69分配虚拟VDD电源，例如，示出了来自根电路67的功率分配点68。与图7(a)的实施例相比，根位置已经改变。根位置开始加电处理，即，根提供真VDD电源或固定电压源给电源开关结构，并且在物理上接近根的开关结构器件在电源接通时首先开始将虚拟VDD导体提高至VDD。可以提供与VDD相同电压的虚拟电源，或者通过固定电压提供其他电压电平。可选地，如现有技术所知的，虚拟电源可以为低电压电平。

在图7(b)中，连接至焊盘65和63的弧线表示SOC上的区域，其中，附加电流(增加的荷载)需要达到理想斜升时间。连接至功能60的区域(其对应于期望的IR退化)示出了对于该区域中的减小的荷载的需要。实施例提供了通过放置多种开关元件的开关链并通过控制多种开关元件的通电时间来增加或减小荷载的控制。

需要考虑多种因素，包括根位置(真或固定VDD电源首先被施加至电源门控结构的位置)、虚拟电压源斜升时间、布线拓扑以及电源开关的尺寸和数量，以提供“上电”电流来提供虚拟VDD电压，同时减轻IR下降、骤增电流，并同时控制峰值电流。本发明的实施例提供了解决这些多种考虑的优点。

在实例实现中，图8中示出了优选实施例的开关结构。在截面图的底部示出了SOC或ASIC 70，触发器或寄存器组71提供使能信号。在以上截面图中示出了被用于使用N链提供虚拟电压源给SOC部分的电源开关结构73。虽然实施例不限于该实例实施，但在所示实施例中，每个电源结构链都具有子开关序列和母开关序列，子链被示出为实线，而母链被示出为虚线。在该应用的使用中，“子”开关为小晶体管，其具有例如在饱和区域中可以操作的较小驱动强度，以下将进行详细描述。“母”开关为具有较大驱动强度的大晶体管。在一些实施例中，母开关可以在线性区域中操作，以减小电流负载。此外，在一些实施例中，一些定时控制或延迟可用于仅在虚拟电源已经达到阈值以上的正常电平之后才使母开关起作用。在可选实施例中，开关链可以仅具体化单个开关，并且不要求母-子开关布置，也不限制实施例。当使能信号达到任何一个链的端部时，可以获得表示链或序列是完整的以及使能信号已经达到序列中的所有电源开关的确认(Ack)信号。

如以下进一步描述的，在这里描述的示例性实施例中，与子链相关的母开关在相应子开关接通之后的时间接通，以提供斜升时间和电源结构上电流的附加控制。使用具有N比特寄存器组的链均允许加电序列的控制、斜升时间的控制、骤增电流和IR退化问题的减轻以及加电序列期间峰值电流的控制。根电路的数量和布置还被用于进一步控制加电序列。在设计SOC期间，还使用布局布置工具和IR分析工具执行作为母开关和子开关的电源开关(诸如PMOS开关)的数量和布置。从而，电源开关结构的拓扑对于加电序列期间电源开关上的实际负载是最佳的。

图9示出了提供图8中的使能信号的寄存器组的框图。通过在特定时间提供使能信号，可以对斜升时间、骤增电流以及用于加电序列的峰值电流提供附加控制。

图10示出了使用对单个比特的控制提供功率给N个子开关链的另一示例性实施例，例如，从控制寄存器接收输入信号Sleep(睡眠)，并且当Sleep输入无效时，开关81将真或固定VDD电压VDDT耦合至虚拟电源VDDV。当输入Sleep斜升至逻辑高电压时，则PMOS开关切断，允许承载VDDV的导体放电。可选地，如本领域技术人员所知的，诸如通过门或NMOS晶体管的其他电路可以被用于将VDD电压VDDT耦合至VDDV。

在可选实施例中，可以利用具有多种驱动强度的多种不同类型的电源开关，诸如单输入开关和双输入开关(所谓的子/母开关)。实施例不限于仅利用子开关。图10和图11示出了一般化的菊花链实施例。

在图11中，示出了用于提供固定或真VDD电压给提供受控加电序列的虚拟VDD导体的另一实施例。在图11中，再次示出多个子开关81串联耦合至控制信号。还示出了多个母开关82，以及由施密特触发器85和AND门87形成延迟电路。每个母开关均与一个子开关相关。在该示例性实施例中，施密特触发器85用于感应调节后的目标电压电平，这是控制母开关(大驱动强度)结构的使能信号的可选解决方案。以下的图12示出了相关可编程控制序列。

在操作中，逻辑门87防止“mother_sleep”控制信号过渡到提供电压VDDT给VDDV结构的相应部分，直到电压VDDV已经为高，从而延迟母开关的启动。

在示例性实施例中的子开关和母开关的使用可以通过控制开关使得例如对于较小的子开关，子PMOS开关首先接通并且在饱和模式下操作来提高进一步的优点。随后，大尺寸母PMOS开关接通但在线性模式下操作，在虚拟VDD电压VDDV最初达到VDD电压电平之后，母开关在低电流下操作以继续提供功率给虚拟VDD结构。通过以这种方式操作开关，可以减轻峰值电流和骤增电流，同时提供用于虚拟VDD的合理斜升时间。

图12示出了用于图11电路的示例性应用的电压时序图，子开关的睡眠控制输入首先被激活，并且例如在约两个时钟周期之后，如图中由参考“延迟”所表示的，母开关的睡眠控制被激活。这是用于示意性目的的一个示例性实施例，实施例不限于该实例。延迟是可编程的。控制器是可编程的，从而在可选实施例中，延迟被调节以提供合适的延迟来控制用于特定应用的母开关(大驱动强度)结构的接通。

在图13中，示出了用于本发明实施例的示例性应用的电源开关91、93、95的链以及示出了开关91、93、95中的子开关和母开关的电流-电压特性。该图示出了当使能信号穿过电源开关链时，子开关如何在饱和模式下接通，以及随后母开关如何在低电流线性模式下接通。

图13示出了示例性实施例中的骤增电流控制的原理，其中，结合所应用的菊花链配置示出了实施例的双输入开关特性。这里，小的子(NSLEEPIN2)开关应该首先接通，其可以在饱和区域内操作。随后，睡眠信号传播回到母(NSLEEPOUT1)开关(其可以在线性区域内操作)。以下示出了顺次供电的电源开关单元的相关操作点(在I-V曲线中示出)。

图14(a)和图14(b)示出了对于典型应用的根据上述示例性方法实施例操作的典型子电源开关和母电源开关的电流-电压特性。子开关可以在饱和区域中操作。对于非限制性实例，在诸如SOC的半导体器件中，流过子开关的电流约为.205毫安。随后，母开关被激活并在线性区域内操作。在一个实例中，母开关中的电流为约1毫安，具有约10毫伏的压降(Vds)。该方法实施例提供了减轻IR下降和骤增电流，同时控制由电源开关结构提供的虚拟VDD电压的斜升时间的优点。

图15示出了本发明的电源门控结构的另一示例性实施例。电源门控结构根据轨43的真或固定VDD电压“真VDD”集合分配虚拟轨45上的虚拟VDD电压。电源开关45放置在每个交叉部分以提供加电序列。被标记为链1-链5的五条链被示出用于根据序列分配功率。示出了链被交错以分配功率。图15中的链1断开，如标记为44的符号X所示。由于本发明的电源结构实施例的链通过多个电源开关45提供功率给每个虚拟轨41，所以提供了内部冗余或增加的可靠性。即使由于制造或电路缺陷导致一条链断开，其余电源开关链和电源开关将提供足够的电流，以提供虚拟VDD轨给集成电路的每个部分供电。

图16示出了利用上述“菊花链”拓扑的本发明的实施例的集成电路的一部分的开关结构。提供电源开关和布线的链(被标记为链1和链2)并且可以同时或在不同时间接通，以控制斜升时间、骤增电流、峰值电流和用于通过开关结构提供VDD电源的器件的加电序列。此外，如上所述，每条链都可以使用多个子和母开关，其中，子开关在母开关之前接通，并且子开关在饱和模式下操作。用于使两条链接通的时间可以被修改，使得子开关快速并且同时接通，或者更慢接通。包括电路的动态IR分析的仿真工具可以被用于确定控制信号Chain1-EN和Chain2-EN的定时以最优化加电序列。

图17示出了一个可选实施例，其中，开关结构使用上述利用“鱼骨”拓扑的本发明的实施例。在该图中，在两个位置提供真VDD电源，一个是链Chain1和Chain2开始的地方，另一个是Chain3和Chain4开始的地方。提供四比特控制寄存器(Chain1、Chain2、Chain3、Chain4各一个)，并且用于将功率提供给每条链的定时可以如上所述进行改变，以最优化加电序列。此外，链可以包括具有延迟电路的上述子母开关，其仅在耦合至母开关的虚拟VDD轨的部分达到VDD电平之后使母开关接通。子开关可以在饱和模式下操作，同时母开关在线性区域中操作。可以通过耦合至多条链中一条的逻辑门产生确认信号，以检测所有部分何时达到VDD。在可选实施例中，当单个信令输出时，Ack信号不被结合但是可用。

图18示出了另一个可选的示例性实施例，其中，上述本发明的实施例被应用于具有多条链N的开关结构。在该示例性实施例中，开关结构设置有以交叉形式放置并具有N个根位置的布线导体。如上所述，例如，所示开关结构可具有N比特控制寄存器，以提供使能信号。控制比特可以在不同时间接通，并且链可以利用上述延迟电路再次使用子开关和母开关，以使子开关在饱和模式下操作，并且随后在线性操作模式下使母开关接通，以提供斜升时间的控制。通过使用实施例的控制，在虚拟轨被充电至正常操作电压时使多条链同时接通，可能另外地加速斜升时间。该另外的加速特征为实施例提供的可编程加电序列控制的另一个优点。

在可选的优选实施例中，通过使用更宽的DESL和N阱层密封，进一步提高了器件性能。虚拟多晶硅层可用于垂直互连。在使用标准单元的优选集成电路布局中，虚拟多晶硅对准并被放置在垂直方向上并且在水平和垂直方向中的单元的行之间，以隔离外部布局影响。

虽然已经详细地描述了本发明及其优点，但是应该理解，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以作出多种改变、替换、和修改。例如，本领域技术人员可以容易地想到，方法可以改变，同时可以保持在本发明的范围内。

此外，本发明的范围不旨在限于说明书中所描述的方法和步骤的特定实施例。本领域技术人员从本发明的披露可以容易地想到，可以根据本发明利用执行与在此描述的对应实施例基本具有相同功能或基本实现相同结果的当前存在或随后开发的处理或步骤。从而，所附权利要求旨在包括在这种处理或步骤内。

Claims (15)

1.一种用于将虚拟电源提供给集成电路的电路部分的装置，包括：

多个电源开关，耦合在电源和提供虚拟电源的导体之间的至少两个独立的链中，使控制信号顺序耦合到使能信号以顺序接通；以及

使能控制电路，以预定时间将使能信号提供给所述链；

其中，在耦合至每个电源开关的导体上提供所述虚拟电源，并且通过启用所述电源开关来使所述电路的一部分通电。

2.根据权利要求1所述的装置，还包括：

VDD导体，承载设置在所述电路部分之上的所述电源；以及

虚拟VDD导体，承载设置在所述电路部分之上的所述虚拟电源；

其中，在所述VDD导体和所述虚拟VDD导体的交叉部分处提供电源开关。

3.根据权利要求1所述的装置，还包括：

至少一个根位置，将所述电源提供给所述链中的一条或多条。

4.根据权利要求3所述的装置，其中，存在多个根位置。

5.根据权利要求1所述的装置，其中，所述多条链中的每一条均包括子开关链和母开关链，每个母开关都对应于一个子开关。

6.根据权利要求1所述的装置，其中，所述开关包括PMOS晶体管，所述PMOS晶体管具有耦合于所述电源和所述虚拟电源之间的电流通路以及耦合至使能信号的栅极信号。

7.根据权利要求5所述的装置，其中，母开关和子开关中的每一个均包括PMOS晶体管，所述PMOS晶体管具有耦合于所述电源和所述虚拟电源之间的电流通路并具有耦合至使能信号的栅极信号。

8.根据权利要求5所述的装置，其中，启用所述子开关来提供将所述电源施加至所述虚拟电源的加电序列，并且所述母开关在随后的时间被启用，以提供附加电流给所述虚拟电源，

其中，所述母开关使其使能信号耦合至对应子开关的使能信号以及使所述母开关仅在所述虚拟电源达到阈值电压之后启用的门控电路，

其中，所述阈值电压约等于电源电压。

9.一种具有耦合至门控虚拟电源的至少一个电路的集成电路，包括：

至少一个焊盘，用于接收外部电源；

电路部分，具有有效模式和无效模式，耦合至所述门控虚拟电源；

控制电路，提供多个使能信号以将所述外部电源提供给所述虚拟电源；以及

电源开关结构，进一步包括：

多条电源链，被耦合以将具有所述门控虚拟电源的虚拟VDD导体提供给所述电路部分，每条电源链均包括响应于所述使能信号中的一个耦合在所述外部电源之间的多个电源开关。

10.根据权利要求9所述的装置，还包括：

多个VDD导体，耦合至所述外部电源并且在所述电路部分之上。

11.根据权利要求10所述的装置，还包括：

所述虚拟VDD导体，在所述电路部分之上并被布置成与所述多个VDD导体交叉，

其中，所述电源开关被设置在所述VDD导体和所述虚拟VDD导体的交叉部分，

其中，所述电源开关结构链中的断开不断开所述虚拟电源。

12.根据权利要求10所述的装置，其中，每个电源开关均包括PMOS晶体管，所述PMOS晶体管具有耦合在所述电源和所述虚拟电源之间的电流通路，并具有耦合至使能信号的栅极信号。

13.根据权利要求10所述的装置，其中，所述电源链中的一个或多个还包括多个子开关和多个母开关，母开关在所述子开关可用之后的时间可用。

14.一种将虚拟电源提供给电路的一部分的方法，包括：

提供多个导体以提供所述虚拟电源；

在响应于至少两个使能信号独立启用的开关结构链中布置耦合在电源和所述多个导体之间的多个电源开关；以及

提供用于提供所述至少两个使能信号的控制电路。

15.根据权利要求14所述的方法，还包括：

对于每条链，布置多个第一电源开关作为子开关以及多个相应的第二开关作为母开关，所述母开关在相应的子开关可用之后的时间可用，

其中，通过使所述母开关仅在所述虚拟电源达到预定阈值电压之后可用的电路进一步门控所述母开关的可用。

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