CN101142543A - 用于启用各个电源域的分布式馈电电源开关电路 - Google Patents

Abstract

一种集成电路包括多个电源域。各馈电电流开关电路(SCSC)跨每个电源域分布。当SCSC内一控制节点上呈现信号时，该SCSC将此电源域的局部馈电总线耦合到全局馈电总线。一启用信号路径延伸贯穿各SCSC，从而启用信号可从控制节点至控制节点地顺着SCSC链传播，由此一个接一个地接通各SCSC。当该域要被加电时，控制电路断言一启用信号，该启用信号顺着第一SCSC链传播。在可编程量的时间之后，该控制电路断言第二启用信号，该第二启用信号顺着第二链传播。通过随着时间推移扩展各SCSC的接通，本来与把局部和全局总线耦合在一起相关联的大电流得以避免。

Description

用于启用各个电源域的分布式馈电电源开关电路

背景

本专利申请要求2005年2月14日提交的题为“Distributed Method for enablingindividual Power domains during active operation(在有效运作期间启用各个电源域的分布式方法)”、且被转让给本发明受让人并因而被明确援引包含于此的临时申请No.60/652,925的优先权。

领域

所公开的实施例一般涉及集成电路内电源域的加电和/或断电。

背景技术

图1(现有技术)是集成电路管芯1的一个示例的简化俯视图。集成电路管芯1包括外围的一圈焊接端子2、以及四个域的内部电路系统3-6。这些域被称为电源域是因为每个域内的电路系统都可独立于其它域地被加电或断电。

图2(现有技术)是图1的这四个电源域3-6的简化示意图。这些域是经由馈电电压端子7(标为PWR)和接地端子8(标为GND)来供电的。馈电电压由馈电总线9馈送至各个域3-6。馈电总线有时被称为电源总线。馈电总线9通常是导体格栅的形式。图2中所示的线性形状只是作为示例给出，以简化电源域的运作的说明。

尽管诸如馈电总线9等馈电总线通常被塑造成宽金属带以使其具有良好的电导体性质，但是馈电电压总线却的确具有小的串联电阻、电容、和小的电感。此电阻和电感在图中以电阻器和电感器符号表示。

各个域的电路系统3-6通过接地总线10接地。尽管接地总线通常也是由宽金属带制成，但是它也具有小的串联电阻、电容、和小的电感。此电阻和电感在图中以电阻器和电感器符号表示。

为了降低集成电路1的功耗，希望能够在一个域内的电路系统未在使用的情况下切断对该域的供电。设置开关11-14以便在需要的情况下能切断从电源总线9通过选定的域到接地总线10的电流路径。例如，如果开关13断开，就没有从电源总线9通过域5到接地总线10的电流。还希望能够向将要使用的电路系统域馈电。例如，如果开关13闭合，则馈电电流可从电源总线9通过域5流至接地总线10。

图3(现有技术)示出在一休止的电源域随后被加电以使该域内的电路系统可被使用时会发生的问题。起初，域3、4和6内的电路系统在使用中。因而开关11、12和14是闭合的。但是，开关13是断开的，因为域5的电路系统未在使用。每个域具有延伸至该域内的各个电路元件的局部电源和接地导体。该域内的这些局部电源和接地导体以及电路系统在电源与接地总线9和10之间构成一电容。各个域中的电容器符号15-18表示这些电容。因为开关13是断开的，所以电容器17被放电。

接下来，将要使用域5内的电路系统。因此域5内的电路系统需要被供电。开关13被闭合，以使该域内的局部电源和接地总线线路能被充电，并使电源和接地电势能被馈送至该域内的电路系统。但是，起初电容器17上没有电荷。因此大的电流涌入19流入该域中以对电容器17充电。此电流19流过馈电总线9进入域5，并通过接地总线10流出域5。由于馈电总线的串联电阻和电感，馈电总线9上的大电流浪涌致使节点N2上的电压起负尖峰。类似地，接地总线10上的大电流浪涌致使节点N6上的电压起正尖峰。这些尖峰减小了节点N2与N6之间的电压的幅值。节点N2与N6之间不呈现合适的馈电电压，而是相反域4内的电路系统所经历的馈电电压急剧下降。这可能会破坏相邻电源域4中电路系统的运作。需要一种解决方案。

概要信息

一种集成电路包括多个电源域。这些电源域可在中央电源管理控制电路的控制之下彼此独立地加电和断电。每个电源域包括一组分布式的馈电电流开关电路(SCSC)。这些SCSC以基本均匀的方式跨该电源域的区域分布。当SCSC内的一控制节点上呈现第一数字逻辑值时，该SCSC内的开关将该电源域的局部馈电总线耦合至全局馈电总线。当该控制节点上呈现第二数字逻辑值时，则该开关不导通，并且该SCSC不将局部馈电总线耦合到全局馈电总线。每个SCSC有一输入节点和一输出节点。一电源域的各SCSC被链接在一起以形成第一链和第二链。

当电源域要被加电时，中央电源管理控制电路断言一启用信号，该启用信号被提供给第一链的第一SCSC的输入节点。该启用信号从控制节点至控制节点地顺着第一SCSC链传播，由此以菊花链的形式一个接一个地接通第一链的各个SCSC。在可编程量的时间之后，控制电路断言一第二启用信号，该第二启用信号被提供给第二链中第一SCSC的输入节点。该第二启用信号从控制节点至控制节点地顺着第二SCSC链传播，由此一个接一个地接通第二链的各个SCSC。通过随着时间推移扩展电源域的各个SCSC的接通，本来与将局部和全局总线耦合相关联的大电流得以避免。

在一个实施例中，该电源管理控制电路包括总线接口、启用寄存器、计数寄存器、以及递减计数器。在一总线写周期里，初始计数值被写到计数寄存器中。然后在一总线写周期里，通过将数字高值写到启用寄存器中的一启用位来设置启用寄存器中的该位。设置启用位的结果是断言第一启用信号。并启动递减计数器从该初始计数值起递减计数。当递减计数器到达零计数时，断言第二启用信号。因而，第一启用信号的断言与第二启用信号的断言之间的时间段是由写到计数寄存器中的计数值确定的。由于计数寄存器可在一总线写周期里被写这一事实，因此该时间段是软件可编程的。在一个实施例中，耦合到总线的处理器通过跨越总线将值写入启用和计数寄存器中来对控制电路进行控制。

有众多不同类型的SCSC电路可与电源管理控制电路结合使用。在一种新颖的SCSC电路中，该SCSC具有SENSE输入引线。控制电路包括电压感测元件，它检测局部馈电总线上的电压何时达到预定的开关电压。该SCSC仅在或者：1)SCSC内的控制节点上呈现启用信号，或者2)在SCSC的SENSE输入上接收到断言的SENSE信号，并且局部馈电总线上的局部电压是被定义为预定数字逻辑值的电压时，才将局部馈电总线耦合到全局馈电总线。

在该具有SENSE输入引线的新颖SCSC的一种用法中，第一链中的各SCSC的SENSE输入被禁用。使这些SCSC在有启用信号传播通过它们时将局部馈电总线耦合到全局馈电总线。但是第二链中的各个SCSC的SENSE启用输入引线被耦合到控制电路中电压感测元件的输出。当电源域要被供电时，局部馈电总线与全局馈电总线之间的电压差相当大。控制电路断言第一启用信号，该第一启用信号被提供给第一SCSC链。第一链的各个SCSC接通，并将局部馈电总线弱耦合到全局馈电总线。由于此弱耦合，在局部馈电总线上的电压逼近预定开关电压时过去了相当量的时间。因而控制电路中的电压感测元件起初在局部馈电总线上没有检测到预定开关电压。因而没有向第二链的各个SCSC提供SENSE信号。随着局部馈电总线与全局馈电总线之间的电压差减小，电压感测元件检测到局部馈电总线上的电压已达到预定开关电压。随后SENSE信号被提供给第二链的各个SCSC的SENSE输入引线。第二链的每个SCSC局部地感测局部馈电总线上的电压。如果该局部感测到的电压是落在被定义为是该预定数字逻辑值的电压范围中的电压，则该特定SCSC将局部馈电总线耦合到全局馈电总线。第二链的每个SCSC因而基于局部馈电总线的局部感测电压确定它自己是否要将局部馈电总线耦合到全局馈电总线。当第二链的所有SCSC都被接通时，局部馈电总线被强耦合到全局馈电总线，并且对该电源域加电的过程完成。

集成电路的不同电源域可采用不同类型的SCSC。一种电源域可包括例如涉及将局部电源总线耦合到全局电源总线的P沟道上拉晶体管的SCSC。另一种电源域可包括例如涉及将局部接地总线耦合到全局接地总线的N沟道下拉晶体管的SCSC。一个电源域中的各个SCSC可包括SENSE输入，而另一个电源域中的各个SCSC可不包括。每个电源域的各个SCSC可由中央电源管理控制电路以不同方式来接通。一电源域可使用数种不同类型的SCSC的混合。

其它实施例在以下具体说明中描述。此概要并非旨在定义本发明。本发明由所附权利要求定义。

附图简要说明

图1(现有技术)是具有四个电源域的集成电路管芯1的一个示例的简化俯视图。

图2(现有技术)是图1的这四个电源域的简化示意图。

图3(现有技术)是示出图1的集成电路的这些电源域之一的加电会如何破坏相邻电源域中的电路系统的运作的简化示意图。

图4是根据一个新颖方面的具有中央电源管理控制电路和四个电源域的集成电路管芯的简化俯视图。

图5是在图4的集成电路的第一电源域中使用的馈电电流开关电路(SCSC)的示意图。

图6是图4的集成电路的电源管理控制电路和第一电源域的更详细示图。

图7是电源管理控制电路内控制第一电源域的电路系统的示意图。

图8是示出图4-7的电路系统的运作的波形图。

图8A是示出图8的波形图中所示的运作中的方法步骤的流程图。

图9是第一电源域中的电源管理控制电路和第二SCSC链的示意图示。该图示出启用信号如何从控制节点至控制节点地顺着第二SCSC链传播，从而以菊花链方式一个接一个地接通这些SCSC。

图10是第一电源域的局部的简化俯视布局图。该图不是示意图，而是示出标准单元相对于局部和全局馈电总线的定位。

图11示出一个电源域包括两组以上SCSC的一个示例。

图12示出一个电源域使用具有不同大小的下拉晶体管的SCSC的一个示例。

图13是具有P沟道上拉晶体管的SCSC的简化示意图。该SCSC在图4的集成电路的第二电源域中使用。

图14是具有P沟道上拉晶体管的SCSC的替换结构的简化示意图。

图15是图4的集成电路的电源管理控制电路和第二电源域的示图。

图16是在图4的集成电路的第三电源域中使用的SCSC的简化示意图。该SCSC既有SENSE输入引线又有ENABLE输入引线。

图17是图4的集成电路的电源管理控制电路和第三电源域的简化透视图。该第三电源域使用图16中所示类型的SCSC。

图18是在图4的集成电路的第四电源域中使用的SCSC的简化示意图。

图19是图4的集成电路的电源管理控制电路和第四电源域的简化透视图。该第四电源域使用图18中所示类型的SCSC。

具体说明

图4是根据一个新颖方面的集成电路管芯100的简化俯视图。集成电路管芯100包括四个电源域的电路系统101-104。全局馈电电压GPWR呈现在该集成电路管芯的馈电电压端子105上。全局接地电势GGND呈现在该集成电路管芯的接地端子106上。全局馈电总线107延伸到该集成电路管芯的各处以使得每一电源域被耦合以从馈电电压端子105接收全局馈电电压GPWR。类似地，全局接地总线108延伸到该集成电路管芯的各处以使得每个电源域被耦合以从接地端子106接收全局接地电势GGND。

包括将全局馈电电压GPWR耦合到各个电源域的全局馈电总线107的导体网络被称为全局供电格栅。包括将全局接地电势GGND耦合到各个电源域的全局接地总线108的导体网络被称为全局接地格栅。这些格栅当中的每一个通常被塑造成具有比图4中所示的多得多的梳状格栅结构。图4的全局电源和接地总线107和108的形状以简化形式给出以简化对各实施例的新颖方面的例示和说明。

电源域101-104各自包括多个馈电电流开关电路(SCSC)。附图标记134标示出这样一个SCSC。电源管理控制电路110分别由导体111-114连接到每个电源域101-104内的各个SCSC并对它们进行控制。控制电路110还分别经由导体115-116接收来自域103和104中各个SCSC的输入信号。控制电路110被直接耦合到全局馈电总线107和全局接地总线108。控制电路110的电路系统无任何居间SCSC地直接从全局馈电总线接收馈电电流，并直接接地到全局接地总线。控制电路110可用许多不同方法来实现。控制电路110可以被实现为例如硬宏、定制电路系统块、或一组标准单元。

图5是第一电源域101内的SCSC 134的简化电路图。SCSC 134包括大n沟道下拉场效应晶体管(FET)117。下拉FET 117是栅绝缘体的厚度大于该电源域内用于信号处理和逻辑功能的其它小晶体管的栅绝缘体厚度的高阈值晶体管。下拉FET 117的源极端子118被耦合到全局接地总线107(GGND)，下拉FET 117的漏极端子119被耦合到局部接地总线(LGND)120，并且下拉FET 117的栅极端子121被耦合到非反相缓冲器123的输出端子122。SCSC 134在其启用输入引线124上接收启用信号。在因非反相缓冲器123而产生的传播延迟之后，该启用信号被输出到启用输出引线125上。如果缓冲器123的输出引线122上的电压是数字逻辑高，则使得通过下拉FET 117的源极-漏极路径导通，并且局部接地总线LGND120被耦合到全局接地总线GGND 107。如果缓冲器123的输出引线122上的电压是数字低，则使得通过下拉FET 117的源极-漏极路径不导通，并且全局接地总线GGND 107与局部接地总线LGND 120之间的任何实质电流路径皆被截断。缓冲器123被直接连接到全局电源和接地总线GPWR和GGND，从而使其在第一电源域101的电路系统的其余部分被断电的情况下仍能运作。此例中的缓冲器123是由两个反相器126和127组成的。

图6是电源管理控制电路110和第一电源域101的更详细示图。电源域101内在不使用时要被断电、而在使用时要被供电的域电路系统由云状符号128-130表示。该域电路系统的电源馈电引线被永久地耦合到全局电压馈电总线107。因此，当馈电电压GPWR呈现在集成电路管芯100的电源端子105(见图4)上时，全局馈电电压GPWR总是呈现在域电路系统的电源馈电引线上。

然而，域电路系统的接地引线并不总是接地到集成电路管芯100的接地端子106。确切而言，域电路系统的各接地引线被耦合到局部接地总线120。局部接地总线120是电源域101局部的，并且不延伸到电源域101外。术语“全局”并不意味着全局馈电总线必然延伸到集成电路管芯的整个表面区域各处，而是相反，术语“全局”是关于术语“局部”的相对术语。

馈电电流开关电路(SCSC)131-139各自被耦合到局部接地总线120和全局接地总线108以使得该SCSC的大N沟道下拉晶体管的源极被连接到全局接地总线108，并且使得该大N沟道下拉晶体管的漏极被连接到局部接地总线120。SCSC131-139以如图所示的基本均匀的二维阵列跨电源域101的集成电路区域分布。

这些SCSC被分成两组。在此简化说明中，第一组中只有一个SCSC。该SCSC是SCSC 131。SCSC 131被置于电源域101中相当中心的位置。SCSC 131的启用输入引线140通过第一启用信号导体142耦合到控制电路110的第一启用信号输出引线141。

所示例子中的第二组SCSC包括SCSC 132-139。在本实施例中，约3％的SCSC在第一组中，并且约97％的SCSC在第二组中。第二组中一SCSC的启用输出引线被耦合到第二组中下一SCSC的启用输入引线，以使第二组的各SCSC全部被串联耦合在一起成为一条链。该链中第一SCSC 132的启用输入引线143通过第二启用信号导体145耦合到控制电路110的第二启用信号输出引线144。该链的其它启用信号导体用附图标记146-152指示。

图7是电源管理控制电路110内控制第一电源域101的各个SCSC 131-139的电路系统的示意图。电源管理控制电路110内还有控制其它电源域102-104中各个SCSC的其它电路系统。图7的控制电源域101的各个SCSC的电路系统包括两位启用寄存器153、五位计数寄存器154、五位递减计数器155、五位或门156、两个二输入或门157和158、两个二输入与门159和160、以及两个反相器161和162。这些逻辑元件各自直接从全局馈电总线107和全局接地总线108供电。

图8是示出图4-7的电路系统的运作的波形图。图8A是示出该运作中的方法步骤的简化流程图。

参见图8，不是控制SCSC 131-139以使SCSC 131-139的所有下拉FET同时从非导通切换到导通，而是第一组的SCSC 131从第一时刻T1起被启用，然后在可编程量的时间之后，第二组的SCSC 132-139从第二时刻T2起被启用。第二组的各SCSC不是全部正好同时被启用，而是该链的SCSC 132-139中相继的SCSC被一次一个地顺序启用。通过错开各个SCSC 131-139被启用的时间，吸入全局接地总线108的峰值电流被减小，由此减小了相邻电源域中本来会由通过馈电和/或接地总线的较大电流浪涌引起的馈电电压降。

起初，启用寄存器153的启用位存储数字零，计数寄存器154存储五位零值，并且控制信号FORCE_GFS_ON为低。此初始状态或可通过在输入引线RESIN上提供一复位信号，或可通过执行其中总线线路WR_DATA[0，2-6]上的值都是数字零的总线写周期来建立。例如，位于集成电路管芯100上其它地方的指令执行处理器(未示出)可被耦合到该总线以使该处理器能将所需值写到寄存器153和154中。WR_DATA[0]的值是在一总线写周期里被加载到启用寄存器153的启用位中的值。WR_DATA[1]的值是被加载到启用寄存器143的SENSE启用位中的值。WR_DATA[2-6]的值是被加载到计数寄存器154中的值。在一总线写周期里，通过断言启用信号CONTROL_CIR_ENABLE、然后在总线时钟信号WR_CLK的上升沿上将WR_DATA总线值时钟输入到寄存器153和154的相应位中来启用寄存器153和154。一解码与门(未示出)在两个总线信号WR_ADDR_DEC和WR_EN(未示出)均为高时断言启用信号CONTROL_CIR_ENABLE为高。

无论寄存器153和154中的初始值是如何建立的，FORCE_GFS_ON的零值和启用寄存器153的启用位中的零值强制第一启用信号EN1为数字逻辑低，并强制第二启用信号EN2为数字逻辑低。因为第一和第二启用信号EN1和EN2两者皆为低，所以所有SCSC 131-139的启用输入引线(见图5中的SCSC 134的启用输入引线124)上的启用信号都为低。因此SCSC 131-139的所有下拉晶体管都不导通。这些晶体管被认为是截止的，并且从局部接地总线120到全局接地总线108没有显著电流流过。因为局部接地总线120是域电路系统128-130的唯一接地总线，因此没有显著馈电电流会流过域电路系统128-130。域电路系统128-130被断电。

接下来，一非零五位计数值被写到计数寄存器154中。此计数值确定在随后第一启用信号EN1与第二启用信号EN2的断言之间将发生的时钟信号CLK的周期数。该计数值越大，第一时刻(当EN1被断言为高时)与第二时刻(当EN2被断言为高时)之间将有更多延迟。在本实施例中，该非零计数值由以上描述的处理器在一普通的32位总线写周期里写到计数寄存器154中。在该总线写周期里，被写到启用寄存器153中的值与在前的写入中是一样的，但是被写到计数寄存器154中的五位值被改为所需的计数值。

在此写入之后，启用寄存器153中的启用位仍包含数字零。因此数字高信号呈现在递减计数器155的有效高加载输入引线LD上，并且数字低信号呈现在递减计数器155的有效高计数启用输入引线EN上。递减计数器155因此被维持在永久的加载状态，从而递减计数器155重复地并行加载存储在计数寄存器154中的五位非零计数值。

当域101内的域电路系统要被供电时，则处理器执行一总线写周期以将数字高写到启用寄存器153里的启用位中。这是通过将与先前的写周期中一样的非零值重写到计数寄存器154中、但将字WR_DATA[0-31]的最低有效位改为数字高来执行的。将数字一写到启用寄存器153的启用位中使得一数字高信号出现在启用寄存器153的Q1输出引线上。或门157接收此数字高信号，并使第一启用信号EN1被断言为高。图8的波形中示出了第一启用信号EN1在第一时刻T1的断言。在图8A的流程图中，方法步骤500表示使用状态机来断言第一启用信号。

启用寄存器153的Q1输出引线上的数字高使得递减计数器155的加载输入引线LD上的数字高信号被移除，并且还使得一数字高信号出现在递减计数器155的启用输入引线EN上。递减计数器155由此开始在其计数输出引线CNT上递减该五位值输出。时刻T1的初始计数值是加载到计数寄存器154中的计数值。

如图6中所示，第一启用信号EN1由导体142提供给位于中心的SCSC 131。图8A的流程图中的方法步骤501还表示了第一启用信号EN1传播通过位于中心的SCSC 131。第一启用信号EN1使得SCSC 131内的大N沟道下拉晶体管导通。因此电流开始从局部接地导体120通过SCSC 131流到全局接地总线108，并流出电源域101。此电流在图6中由标为IGND的电流表示。

图8的波形示出在第一启用信号EN1的断言之后，此电流IGND陡升。由于局部接地总线120的电容被放电到地电势，因此局部接地总线120上的电压如图8中标为LGND的波形所示地降低。LGND降低的时间常数可以是例如60纳秒。电流IGND的浪涌的幅值可能足够大以使得跨全局电源馈电总线107的一部分发生电压降低。这是由图8中的标为GPWR的向下微陷163表示的。类似地，电流IGND的浪涌的幅值可能足够大以使得跨全局接地总线108的一部分发生电压降低。这是由图8中标为GGND的波形中的向上微陷164表示的。然而，由于只有有限数目的(在此情形中是一个)SCSC是导通的，因此电流IGND的峰值幅值是有限的。因此全局馈电总线107与全局接地总线108上的电压之间的相对差值的瞬时降落也是有限的。限制此瞬时降落可有助于防止馈电电压降，这本来会不利地影响也耦合到相同全局馈电和接地总线的相邻电源域中的电路系统的运作。藉由第一启用信号EN1导通的SCSC被定位在电源域101的中心，以使在局部接地总线120的电容放电期间域101内局部接地总线120上任意两点之间的电压差最小化。

接下来，当递减计数器155递减其五位输出CNT上的计数时过去了一定量的时间。在峰化之后，电流IGND的幅值如图8中所示地减小。局部接地总线120上的电压如图8中标为LGND的波形所表示地继续减小。

当由递减计数器155输出的计数值达到零时，则五输入或门156检测到此状态并输出数字零信号。此数字零信号通过在递减计数器的启用输入引线EN上强制数字低信号来禁用递减计数器155。由或门156输出的该数字零信号还使得在与门159的下输入引线上断言数字高信号。由于数字高信号被存储在启用寄存器153的启用位中，因此在与门159的上输入引线上已呈现数字高信号。因此，与门159输出数字高信号，该数字高信号将传播通过或门158，并导致第二启用信号EN2的断言。

图8中示出了第二启用信号EN2的上升沿。图8A的流程图中的方法步骤502还表示了使用状态机来断言第二启用信号。此时电流IGND的幅值只是峰值电流的一个小零头。图8中的附图标记165表示第一启用信号EN1的断言与第二启用信号EN2的断言之间的时间量。此时间量165可通过在控制电路110的启用之前并且在递减计数器155的递减计数之前将合适的值加载到计数寄存器154中来编程。时间量165可在从时钟信号CLK的约零到三十一个时钟周期的范围里编程。

如图6中所示，第二启用信号EN2通过导体145向SCSC链132-139传送。由于该链中每个SCSC中的非反相缓冲器，每个SCSC向第二启用信号EN2的路径中引入-传播延迟。因此当第二启用信号EN2顺着该链传播时使得SCSC 132-139的大N沟道下拉晶体管以顺序方式一次一个地导通。第二组的SCSC被称为是以菊花链的方式来接通的。图8A的流程图中的方法步骤503还表示第二启用信号传播通过SCSC链132-139。

图9是控制电路110和第二组SCSC链132-139的示意图。第二启用信号EN2的上升沿从节点N2到节点N3传播，并顺着该链传播到节点N9，从而使得放电电流IGND2-IGND9分别约在时刻T2-T9开始流动。图8中示出了时刻T2-T9。在本实施例中，时刻T2-T9当中的每一个相继时刻之间约有一纳秒的延迟。放电电流IGND2-IGND9随同流过SCSC 131的放电电流IGND1一起合计构成图8中标为IGND的电流。

图10是电源域101的局部的简化俯视布局图。域电路系统128-130是使用标准单元库来实现的。该库中的一种标准单元是馈电电流开关电路(SCSC)标准单元。集成电路管芯100在标为M1的下金属层中包括数行电源和接地金属导体。这些导体如图10中所示地顺着集成电路往下逐行地按以下次序交替：全局馈电总线、局部接地总线、全局馈电总线、局部接地总线。大多数标准单元的高度是从一个金属导体行延伸到其下相邻的金属导体行。这样的标准单元在图10中被标记为STD CELL。电源域101的逻辑电路系统是使用此类标准单元来实现的。与这些标准单元不同，SCSC标准单元有两行高，并且从一全局馈电行导体(图10中标为“M1GPWR”)跨越一局部接地行导体(图10中标为“M1LGND”)所占据的区域并延伸到下面下一行的全局馈电导体。与其它标准单元不同，SCSC单元被至少部分地置于下一较高金属层M2的纵向金属导体之下。在一个实施例中，SCSC标准单元的宽度约为212微米，高度约为6微米。提供启用信号通过SCSC链的导体是在互连其它标准单元的信号导体路由的同时被路由的。如有需要，启用信号的信号路径可像它从一个SCSC延伸到另一SCSC那样延伸通过其它逻辑。如果在SCSC链的某个位置需要更多的传播延迟，或者如果启用信号的极性要被反相，或者如果需要启用信号的其它门控，则可在启用信号路径中在控制电路110与SCSC链的SCSC之间、或在该链的SCSC标准单元之间插入其它所需的逻辑。图9的非反相缓冲器166表示被添加到SCSC链中以向第二启用信号EN2的信号路径中引入更多传播延迟的标准单元逻辑元件。

尽管以上仅描述了两组SCSC，但是一电源域可包括三组或多组SCSC。图11示出电源域101包括三组SCSC的示例。第一组SCSC由第一启用信号EN1控制，第二组SCSC由第二启用信号EN2控制，而第三组SCSC由第三启用信号EN3控制。第一启用信号EN1与第二启用信号EN2的断言之间、以及第一启用信号EN1与第三启用信号EN3的断言之间的时间量是可编程的。

尽管以上描述的示例中的所有SCSC具有相同大小的N沟道下拉晶体管，但是在单个电源域中也可采用具有不同大小的N沟道下拉晶体管的SCSC。图12示出在标准单元工具箱中有两种SCSC标准单元的一个示例。一种SCSC标准单元所具有的N沟道下拉晶体管比另一种SCSC标准单元的要小。通过使用具有较小N沟道下拉晶体管的SCSC标准单元来代替具有较大N沟道下拉晶体管的SCSC标准单元，可减小电流IGND中的最大波峰。在所示的例子里，SCSC 131使用具有较小下拉晶体管的标准单元。

在另一示例中，采用将大N沟道下拉晶体管与较小的N沟道下拉晶体管并联耦合的单一类型的SCSC标准单元。使第一启用信号从第一SCSC标准单元的较小N沟道下拉晶体管的栅极传播到第二SCSC标准单元的较小N沟道下拉晶体管，并照此顺着SCSC标准单元链传播。使第二启用信号从第一SCSC标准单元的较大N沟道下拉晶体管的栅极传播到第二SCSC标准单元的较大N沟道下拉晶体管的栅极，并照此顺着SCSC标准单元链传播。第一启用信号首先被断言。局部接地LGND上的电压被向全局接地GGND上的地电势下拉。当LGND上的电压充分接近全局接地GGND上的电压时，则第二启用信号被断言，由此以菊花链的形式来启用各较大N沟道下拉晶体管。

尽管电路系统可被塑造成完全由硬件来确定使各个下拉晶体管导通的时间，但是可能希望在集成电路管芯100设计完成之后也能改变定时。例如，电源域内的电路系统对馈电电压波动的敏感度可能贯穿集成电路管芯设计随时间推移而改变。集成电路管芯将在其下工作的工作状况在集成电路的设计期间以及在集成电路制作之后可能会改变。类似地，加于集成电路设计的操作要求可能演化和改变。可能需要在两种工作环境中使用单块集成电路管芯设计，在此各SCSC的一种定时对于两种环境中的工作可能未必是最优或足够的。一个电源域中的电路系统对电源馈电波动的敏感度在设计相邻电源域时可能不是已知的。类似地，一个电源域的电流消耗和工作特性在设计相邻电源域中的敏感电路系统时可能不是已知的。出于这些原因中的一个或多个，控制对电源域加电时的灵活性可能是合乎需要的。因此，在图4-9的实施例中，第一启用信号EN1的断言与第二启用信号EN2的断言之间的时间延迟165是可编程的。时间延迟165可作为例如执行处理器可执行指令的结果而被改变，这里处理器是集成电路管芯100的一部分。时间延迟165的软件可编程特性使得针对不同情况调适SCSC性能时具有灵活性。

图13-15示出图4的集成电路管芯100的第二电源域102的结构和操作。第二电源域102的SCSC不是涉及N沟道下拉晶体管，而是涉及P沟道上拉晶体管。SCSC下拉晶体管有时被称为“脚开关”，而SCSC上拉晶体管有时被称为“头开关”。电源域102涉及具有头开关的SCSC。

图13是涉及大P沟道上拉晶体管201的SCSC 211的示意图。晶体管201的源极端子202被耦合到全局馈电总线GPWR 107，漏极端子203被耦合到局部电源馈电总线LPWR 204，而栅极端子205被耦合到非反相缓冲器的输出引线。非反相缓冲器如图5的示例中那样由两个串联连接的反相器206和207组成。缓冲器的输入引线是SCSC 211的启用输入引线208。缓冲器的输出引线是SCSC 211的启用输出引线209。

图14是与图13的SCSC 211相同的SCSC 211的示意图，不同之处在于晶体管201的控制端子205被耦合到反相器206与207之间的中间节点210而不是耦合到缓冲器的输出引线。

图15是控制电路110和第二电源域102的示图。控制电路110内有与图7的控制第一电源域101的各SCSC的逻辑相似的用于控制第二电源域102的各SCSC的逻辑。所有SCSC 211-219都是相同的如图14中所示的涉及P沟道上拉晶体管的SCSC。如果使用图13中所示类型的SCSC，则启用信号EN1和EN2的极性将被反相。启用信号EN1和EN2的极性可通过例如向控制电路110内的逻辑的EN1和EN2输出添加反相器，和/或通过在控制电路110外，即在启用信号EN1和EN2各自的在控制电路110与两组SCSC的起始之间信号路径中的某处添加反相逻辑来反相。

在工作中，第一和第二启用信号EN1和EN2起初是处于反断言的数字低状态。局部馈电总线204上的电压通常处于或接近地电势。SCSC 211-219内的大P沟道上拉晶体管全部是非导通的。因此显著的馈电电流将不能从全局电压馈电总线107流到局部电压馈电总线204。因而显著的馈电电流不能流过第二电源域102的域电路系统220-222。第二电源域102的域电路系统由此被断电。

接下来，控制电路110内控制SCSC 211-219的启用和计数寄存器被加载以使得初始计数值被写到计数寄存器中。然后启用寄存器中的启用位被加载以数字高，以使得第一启用信号EN1在第一时刻被断言到数字高。这使得图14的SCSC211内的大P沟道上拉晶体管变为导通。局部馈电总线LPWR 204的电容开始通过SCSC 211被充电。随着该电容被充电，局部馈电总线204上的电压升高。从全局馈电总线GPWR 107流到局部馈电总线LPWR 204的峰值电流IPWR的幅度受到SCSC 211的P沟道上拉晶体管的导通电阻限制。与图6的示例一样，首先被启用的SCSC被置于正被供电的电源域内的中心区域。控制电路110内的递减计数器随后从初始计数值开始递减计数。在峰化之后，电流IPWR下降。当递减计数器到达零计数值时，控制电路110就断言第二启用信号EN2。第二启用信号EN2以菊花链方式传播通过第二组SCSC链212-219。由于通过第二链的各个SCSC中的反相器的传播延迟，链中相继SCSC内的大P沟道晶体管在彼此错开约一纳秒的时刻开始导通。第一启用信号EN1的断言与第二启用信号EN2的断言之间的时间延迟与以上描述的图6的示例中一样是软件可编程的。可写控制第一电源域的各SCSC的启用和计数寄存器的同一处理器还可写控制第二电源域的各SCSC的启用和计数寄存器。

图16和17示出图4的集成电路管芯100的第三电源域102的结构和操作。图16示出所使用的SCSC 312的结构。SCSC 312包括大P沟道上拉FET 301、与门302、或门303、反相器304、以及非反相延迟元件305。标准单元的工具箱可包括例如SCSC 308的标准单元。如图10中所示，SCSC标准单元被放置在纵向的M2电源和接地导体列下的这些纵向电源和接地导体与横向延伸的电源和接地导体交叉之处。信号通过与将信号线路由到集成电路中其它标准单元相同的过程路由到各SCSC标准单元。

图16的SCSC 312可在两种模式之一下使用。在第一模式下，至SCSC的启用输入引线306被保持在数字逻辑低电势。第三电源域控制电路的启用寄存器中的第二位是SENSE启用位。此第二SENSE启用位被设为数字高以使得SENSEENABLE信号(参见图17)将被断言，并且使得在某些情况下从控制电路110输出的SENSE信号可由电压感测元件329和与门330断言为高。如果接收到图16的SCSC 312的SENSE输入引线307上的SENSE信号为高，并且如果SCSC的与门302感测到内部局部馈电导体LPWR 323上的电压为数字逻辑高，则该SCSC的P沟道晶体管301被导通。

在第二模式下，由于是局部感测内部馈电格栅LPWR的电压，因此并不使SCSC 312的P沟道晶体管301导通。相反，控制电路110的启用寄存器中的SENSE启用位被清除为数字低，以使得控制电路110输出到第二组SCSC的SENSE信号总是为数字低。SCSC不是基于局部感测到的电压来控制P沟道晶体管301是否导通，而是由接收到SCSC 312的启用输入引线306上的启用信号来控制P沟道晶体管将导通还是不导通。

图17是第三电源域103的简化立体图。一圈相同的SCSC 308-319将局部电源馈电导体LPWR 320-325构成的内部格栅与全局电源格栅的向外延伸的全局电源馈电导体(标为GPWR)隔离。当SCSC 308-319的大P沟道晶体管不导通时，局部电源馈电导体LPWR 320-325构成的内部格栅与周围的全局馈电格栅隔离。局部馈电导体构成的内部格栅上的电压通常浮置到接近地电势的电压。另一方面，当SCSC 308-319的大P沟道晶体管导通时，局部电源馈电导体LPWRLPWR的内部格栅被强耦合到周围的全局电源馈电格栅GPWR，并且被保持在集成电路的馈电电压。此馈电电压可以是例如1.3伏。

如图17中所示，第三电源域103还包括全局接地导体326和327构成的格栅。要被供电的域电路系统328从局部馈电导体320-325构成的内部格栅汲取馈电电流。域电路系统328被直接接地到并连接到全局接地导体327-326构成的格栅。

图17中的控制电路110包括用于控制第三电源域103的SCSC 308-319的控制电路。用于控制SCSC 308-319的控制电路除了包括电压感测元件329和与门330之外与图7的控制电路相类似。电压感测元件329可以是例如具有磁滞开关特性的非反相数字逻辑缓冲器。启用寄存器的SENSE启用位的输出是SENSEENABLE信号。此SENSE ENABLE信号被提供给与门330的输入引线。由此，如果启用寄存器中的SENSE启用位被清除以包含数字零，则将阻止由与门330提供给图17中第二组SCSC的SENSE信号被断言到数字逻辑高。如果SENSE启用位被设为数字一，则SENSE信号是高还是低将取决于电压感测元件329感测到的电压。

在操作中，控制电路中控制SCSC 308-319的计数寄存器被加载以使得最大可能的计数值被写到计数寄存器中。在所示的例子里，五位值11111被写到第三电源域的计数寄存器中。对应于第三电源域的启用位、以及对应于第三电源域的SENSE启用位被置位，由此使得第一启用信号EN1被断言，并且使得递减计数器开始计数。第一启用信号EN1以菊花链方式启用第一组SCSC 308-311。随着内部格栅的电容因流过被启用的SCSC 308-311的电流而改变，内部格栅LPWR上的电压以受控方式从初始的低电压(例如，地电势)向着周围的馈电格栅GPWR上的馈电电压(例如，1.3伏)上升。

写到递减计数器中的计数值很大，因而该计数器输出的计数值尚未达到零并且第二启用信号EN2保持为低。因而第二组SCSC的SCSC 312-319没有因第二启用信号EN2被断言而被启用。内部电源格栅上的电压持续上升，但仍落在电压感测元件329所感测到的低至高开关电压之下。因此电压感测元件329继续输出数字逻辑低信号，并且控制电路110所输出的信号SENSE保持数字逻辑低。

当内部电源格栅导体320-325上的电压上升超过电压感测元件329的低至高开关电压时，电压感测元件329输出数字高信号。因为控制电路110的启用寄存器中的SENSE启用位被初始化为数字高，所以电压感测元件329输出的数字高通过与门330，并且控制电路110输出的SENSE信号被断言为高。

如从图16的SCSC的结构可见，除非SENSE信号为高并且如在与门302的下输入引线上所感测到的内部电源格栅LPWR上的电压为数字逻辑高，否则与门302将不会输出数字高逻辑。在图17的示例中，由电压感测元件329感测的低至高开关电压是低于数字逻辑高的电压。因此存在期间信号SENSE被断言、但内部格栅上的电压尚未高到足够被SCSC 312-319的与门302(见图16)感测为数字逻辑高的一段时间。第二组SCSC 312-319的上拉晶体管因此不导通。随着内部格栅上的电压持续上升，第二组SCSC 312-319中的每个SCSC在内部电源格栅上局部地感测该电压。如果如由SCSC局部地感测到的内部格栅的电压达到数字逻辑高电平，则感测到该数字逻辑高的局部SCSC内的与门302输出数字高，由此使得该SCSC内的或门303输出数字逻辑高，从而使得反相器304输出数字逻辑低，并控制该SCSC的上拉晶体管301变为导通。第二组SCSC 312-319中各SCSC内的上拉晶体管被一个接一个地变为导通，直至所有SCSC 312-319的上拉晶体管都导通。第二组SCSC中的SCSC的与门302的操作确保在内部电源格栅上的电压仍处于数字逻辑低电平的情况下，局部SCSC的上拉晶体管不被导通。在全局馈电格栅与局部馈电格栅之间的电压差很大时保持这些上拉晶体管截止有助于防止本来会很大的波峰放电电流流过全局馈电总线GPWR并进入第三电源域和/或从第三电源域流到全局接地总线GGND中。通过减小此放电电流的幅值，由于大浪涌电流而产生的本来会不利地影响邻近电源域中电路系统的运作的不良电源电源馈电波动可得以避免。

图18和19示出图4的集成电路管芯100的第四电源域104的结构和操作。除了内部格栅是内部接地格栅而不是内部电压馈电格栅以外，图18和19的电路系统与图16和17的电路系统相类似。这一圈SCSC的大FET不是像图16的SCSC的情形中那样是P沟道上拉FET，而是N沟道下拉FET。

域电路系统407的电源馈电引线被直接耦合到全局馈电格栅406。域电路系统407的接地引线被直接耦合到导体400-405构成的内部接地格栅。控制电路110内控制第四电源域104的控制电路系统基本与控制第三电源域103的控制电路系统相同，唯一的区别在于第四电源域104的控制电路系统包括反相电压感测元件408而不是非反相电压感测元件。

在操作中，导体400-405构成的内部接地格栅LGND起初与周围的全局接地导体格栅GGND隔离。第一和第二启用信号EN1和EN2没有被断言。内部接地格栅上的电压通常位于或接近全局电压馈电格栅GPWR 406上呈现的馈电电压。电压感测元件408的输入引线上的电压高于高至低开关电压。因此电压感测元件408输出数字逻辑低。所示的一圈SCSC中的所有SCSC的下拉FET都截止。

该控制电路系统的启用和计数寄存器被如以上结合图16和17所描述地加载，以使得启用位被置位、SENSE启用位被置位，并且使得大计数值被加载到计数寄存器中。结果，第一启用信号EN1被断言，由此以菊花链方式启用第一组SCSC。内部接地格栅上的电压下降直至其落到电压感测元件408的高至低开关电压以下。因为SENSE ENABLE信号被设为数字逻辑高，所以电压感测元件408的输出上的与门409并不阻止SENSE信号的断言。因而SENSE信号被断言为高，并且第二组SCSC中的每个SCSC接收该SENSE信号。第二组SCSC中的每个SCSC由此感测到内部接地格栅400-405上靠近该SCSC处的电压的幅值。如果与门410的反相输入引线上的局部电压被感测为数字逻辑低，则与门410输出数字逻辑高信号。此数字逻辑高信号通过或门411传到感测SCSC的下拉FET 412的栅极。以此方式，第二组SCSC的下拉FET随着在内部接地格栅400-405上局部感测电压被感测为足够低而被一个接一个地导通。保持第二组SCSC的下拉晶体管截止直至内部格栅上的局部感测电压处于数字逻辑低电平防止本来将会是很大的波峰放电电流流过全局馈电总线GPWR并进入第四电源域和/或从第四电源域流到全局接地总线GGND。通过减小此放电电流的峰值幅值，由于大的浪涌电流而产生的本来会不利地影响相邻电源域中电路系统的运作的不良电源电压馈电波动可得以避免。

为了在第二模式下使用第二组SCSC中的各SCSC，对应于第四电源域的SENSE启用位被初始化为数字零。由于与门409，SENSE启用位被清除将阻止控制电路100将SENSE信号断言到数字高。由此，可使第二组SCSC中的SCSC的大FET导通的唯一方法是因为第二启用信号EN2被断言为高。加载到控制电路系统中对应于该电源域的计数寄存器中的计数值确定第一启用信号EN1的断言与第二启用信号EN2的断言之间的时间延迟，并因而确定第二启用信号EN2何时将传播通过第二组SCSC链。

使用新颖的控制电路110和SCSC结构，还可将图4的集成电路管芯100的电源域101-104中选定的一个断电。为了将一电源域断电，该电源域中任何寄存器的内容被读出到该电源域外，并被存储在将被保持供电的存储器中。启用寄存器153中对应于所需电源域的启用位然后被清除。启用位的清除使得第一和第二启用信号EN1和EN2跃变到数字低值。在有一SCSC链被耦合到控制电路的启用输出引线的场合，启用信号的高至低跃变顺着该SCSC链传播，从而以错开的菊花链方式使各SCSC中的晶体管一个接一个地截止。各SCSC错开的菊花链式截止防止馈电电流中本来因电源和接地格栅的电感特性将会引起不良的接地反跳或馈电电压波动的陡降。

尽管以上阐述了包括在递减计数器到达零计数时断言启用信号的递减计数器的控制电路，但是还有其它设置第一启用信号被断言的时刻与第二启用信号被断言的时刻之间的时间量的方法。例如，可在一个或多个写周期里将多个值写到控制电路中。当控制电路中一计数器达到等于这些值中的第一个的计数时，则断言第一启用信号。当该计数器达到等于这些值中的第二个的计数时，则断言第二启用信号。在另一个实施例中，控制电路包括单个寄存器，其中该寄存器的各个位的内容是各个启用信号。该寄存器被加电以使得该寄存器的各个内容将启用信号置为合适的状态。一个启用信号与另一个启用信号的断言之间的时间延迟是根据对该寄存器的处理器写入之间的时间延迟确定的，其中第一次处理器写入断言第一启用信号，而第二次处理器写入断言第二启用信号。在又一个实施例中，控制电路是专用的状态机，其中跃变到一状态导致相应启用信号的断言，并且在状态之间的跃变考虑输入信号条件。此类输入信号条件可包括例如局部馈电导体上的电压是高于还是低于预定的阈值电压。

在另一个实施例中，SCSC链的第一SCSC是图18的SCSC的修改版本，因为大下拉晶体管的栅极处的节点被耦合到该SCSC之外一输出端子上，以使得该晶体管的栅极上的电压在该SCSC的输出端子上可用。第一SCSC的此输出端子被耦合到该链的第二SCSC的启用输入端子。该链的第二和后续SCSC是图5中所示的类型。在操作中，第一SCSC仅在感测到局部接地格栅上的电压低到足以成为数字逻辑电平低之后才将启用信号断言到该链的第二SCSC的启用输入端子上。一旦第一SCSC断言了该启用信号，该启用信号就从第二SCSC起顺着该SCSC链传播，从而以菊花链方式来导通各SCSC。该链的最后一个SCSC的启用输出端子被耦合回控制电路中一寄存器的一位。当该启用信号在该链的最后一个SCSC的启用输出端子上被断言时，寄存器中的该位被置位。该寄存器和位可由控制该控制电路的同一处理器在一个读总线周期里读取。该位起到指示此加电序列已被完成的标志的作用。

尽管以上为教导目的描述了某些具体的实施例，但是本发明并不限于此。由于能够变更第一组SCSC与第二组SCSC的导通之间的时间延迟，并且由于能够控制多组SCSC，因此无须充分理解局部接地反跳和馈电电压问题的原因和特性也可通过改变各SCSC的操作以消除该问题来基于经验地解决该问题。此灵活性允许各SCSC被均匀地分布在尚未知道具有各个电源域的电路系统的所有详情的设计周期之际设计的集成电路上。灵活分布的SCSC设计使得电路设计者能够定制SCSC结构的操作以适应将来的电源域馈电电流开关需要，并为电路设计者提供一定程度的将来无须重做集成电路设计的平面布置和SCSC电源分布结构也能满足馈电电流开关需要的把握。SCSC结构的软件可编程特性还允许SCSC结构的操作可被更改。该控制电路和SCSC结构可在集成电路运作期间实时改变它们对电源域加电和/或断电的方式。SCSC的大FET晶体管的栅极上的电压可被过激励以使该FET导通且该SCSC将局部馈电导体耦合到全局馈电导体时跨开关的源极至漏极电压降最小化。SCSC内的开关可以是合适类型的开关，诸如高阈值电压FET、普通逻辑FET、双极晶体管或DMOS功率晶体管。该开关可涉及多个此类晶体管。不是将局部格栅耦合到全局格栅，而是可使用SCSC来将旁路电容器的一个板极耦合到一格栅，以使得在该SCSC中的晶体管被导通之前该旁路电容器被放电，并且在该SCSC被导通之后该旁路电容器的一个板极被耦合到一个格栅，而旁路电容器的另一个板极被耦合到另一个格栅，并且该旁路电容器被充电并起到旁路电容器的作用。由此，可实践所描述的具体实施例的各个特征的各种修改、调适及组合而不会偏离如所附权利要求中阐述的本发明的范围。

Claims (24)

1.一种集成电路，包括：

全局馈电总线；

局部馈电总线；

耦合到所述局部馈电总线的域电路系统，其中当所述域电路系统被供电时有一馈电电流在所述局部馈电总线与所述域电路系统之间流动；

具有输入引线和输出引线的第一逻辑元件；

具有输入引线和输出引线的第二逻辑元件，所述第二逻辑元件的输入引线被耦合到所述第一逻辑元件的输出引线；

第一开关，其第一端子耦合到所述局部馈电总线，第二端子耦合到所述全局馈电总线，并且控制端子耦合到所述第一逻辑元件的输出引线；以及

第二开关，其第一端子耦合到所述局部馈电总线，第二端子耦合到所述全局馈电总线，并且控制端子耦合到所述第二逻辑元件的输出引线，其中启用信号从所述第一逻辑元件的输入引线传播，通过所述第一逻辑元件并传到所述第一逻辑元件的输出引线上，并且通过所述第二逻辑元件并传到所述第二逻辑元件的输出引线上，以使得所述第一和第二开关导通，由此将所述局部馈电总线耦合到所述全局馈电总线，并由此使所述馈电电流能流动。

2.如权利要求1所述的集成电路，其特征在于，所述全局馈电总线是全局接地总线，并且所述局部馈电总线是局部接地总线，并且所述馈电电流流出所述域电路系统并流入所述局部馈电总线，然后流过所述第一和第二开关并流到所述全局馈电总线。

3.如权利要求1所述的集成电路，其特征在于，所述全局馈电总线是全局馈电电压总线，并且所述局部馈电总线是局部馈电电压总线，并且所述馈电电流从所述全局馈电总线流出并通过所述第一和第二开关，并流到所述局部馈电总线，然后流入所述域电路系统中。

4.如权利要求1所述的集成电路，其特征在于，进一步包括：

生成所述启用信号的控制电路，其中所述启用信号是数字逻辑信号。

5.如权利要求1所述的集成电路，其特征在于，所述域电路系统被实现为多个标准单元，并且所述第一开关是第一标准单元的一部分，所述第二开关是第二标准单元的一部分，并且所述第一和第二标准单元是基本相同的。

6.如权利要求1所述的集成电路，其特征在于，所述第一逻辑元件是包括第一反相器和第二反相器的非反相缓冲器。

7.如权利要求1所述的集成电路，其特征在于，进一步包括：

具有输入引线和输出引线的第三逻辑元件；

第三开关，其第一端子耦合到所述局部馈电总线，第二端子耦合到所述全局馈电总线，并且控制端子耦合到所述第三逻辑元件的输出引线；以及

生成所述启用信号的控制电路，所述启用信号是第二启用信号，所述控制电路还生成第一启用信号，所述第一启用信号从所述第三逻辑元件的输入引线传播并传到所述第三逻辑元件的输出引线。

8.如权利要求7所述的集成电路，其特征在于，所述控制电路是根据时钟信号计时的状态机，所述控制电路在断言了所述第一启用信号之后数个时钟信号周期时断言所述第二启用信号。

9.如权利要求8所述的集成电路，其特征在于，所述控制电路包括可写寄存器，所述可写寄存器的内容确定所述周期的数目。

10.一种方法，包括：

将启用信号传播通过多个馈电电流开关电路(SCSC)构成的链，其中每个SCSC包括一开关，所述开关具有耦合到局部馈电总线的第一端子、耦合到全局馈电总线的第二端子、以及控制端子，其中所述启用信号传播通过所述链中的每个SCSC的开关的控制端子，并且当所述启用信号呈现在所述控制端子上时则使所述SCSC的开关导通，由此将所述局部馈电总线通过所述SCSC耦合到所述全局馈电总线，其中所述多个SCSC以及所述局部馈电总线和所述全局馈电总线是单个集成电路的一部分。

11.如权利要求10所述的方法，其特征在于，所述启用信号是第二启用信号，并且所述链中的各SCSC是第二SCSC，所述方法进一步包括：

传播第一启用信号通过第一SCSC，其中所述第一SCSC包括一开关，所述开关具有耦合到所述局部馈电总线的第一端子、耦合到所述全局馈电总线的第二端子、以及控制端子，其中当所述第一启用信号呈现在所述第一SCSC的控制端子上时，则使所述第一SCSC的开关导通，由此将所述局部馈电总线通过所述第一SCSC耦合到所述全局馈电总线，并且其中所述第一SCSC是所述单个集成电路的一部分。

12.如权利要求11所述的方法，其特征在于，进一步包括：

使用根据时钟信号计时的状态机来生成所述第一启用信号和所述第二启用信号，所述状态机在断言所述第一启用信号之后数个时钟信号周期时断言所述第二启用信号，并且所述状态机是所述单个集成电路的一部分。

13.如权利要求12所述的方法，其特征在于，所述状态机包括可写寄存器，所述可写寄存器的内容确定所述周期的数目。

14.如权利要求10所述的方法，其特征在于，每个SCSC的开关是一晶体管，所述晶体管的第一端子为所述开关的第一端子，所述晶体管的第二端子为所述开关的第二端子，并且所述晶体管的控制端子为所述开关的控制端子。

15.如权利要求10所述的方法，其特征在于，每个SCSC的开关包括一逻辑元件和一晶体管，所述晶体管的第一端子是所述开关的第一端子，所述晶体管的第二端子是所述开关的第二端子，所述晶体管的控制端子耦合到所述逻辑元件的输出端子，所述逻辑元件的输入端子是所述开关的控制端子。

16.如权利要求10所述的方法，其特征在于，每个SCSC进一步包括一逻辑元件，其中所述启用信号传播通过所述逻辑元件，并且所述控制端子是所述逻辑元件的一个端子。

17.如权利要求10所述的方法，其特征在于，所述启用信号是第一启用信号，并且所述局部馈电总线是第一局部馈电总线，所述方法进一步包括：

将第二启用信号传播通过多个馈电电流开关电路(SCSC)构成的第二链，其中所述第二链的每个SCSC包括一开关，所述开关具有耦合到第二局部馈电总线的第一端子、耦合到所述全局馈电总线的第二端子、以及控制端子，其中所述第二启用信号传播通过所述第二链中的每个SCSC的开关的控制端子，并且当所述第二启用信号呈现在所述控制端子上时，使所述SCSC的开关导通，由此将所述第二局部馈电总线通过所述SCSC耦合到所述全局馈电总线，其中所述第二链的SCSC和所述第二局部馈电总线是所述单个集成电路的一部分。

18.如权利要求17所述的方法，其特征在于，所述单个集成电路具有第一电源域和第二电源域，所述第一局部馈电总线被置于所述第一电源域内并且不延伸到所述第二电源域中，所述第二局部馈电总线被置于所述第二电源域中并且不延伸到所述第一电源域中。

19.如权利要求17所述的方法，其特征在于，所述第一集成电路进一步包括一控制电路，所述方法进一步包括：

通过将一值加载到所述控制电路中的第一位中来断言所述第一启用信号；以及

通过将一值加载到所述控制电路中的第二位中来断言所述第二启用信号。

20.如权利要求19所述的方法，其特征在于，所述控制电路具有总线接口，并且所述第一和第二位是通过执行一总线写周期来加载的。

21.一种集成电路，包括：

全局馈电总线；

局部馈电总线；以及

第一装置，用于在第一数字逻辑值呈现在所述第一装置的控制节点上时将所述局部馈电总线通过所述第一装置耦合到所述全局馈电总线，并且在第二数字逻辑值呈现在所述第一装置的控制节点上时不将所述局部馈电总线通过所述第一装置耦合到所述全局馈电总线，所述第一装置具有输入节点和输出节点；以及

第二装置，用于在所述第一数字逻辑值呈现在所述第二装置的控制节点上时将所述局部馈电总线通过所述第二装置耦合到所述全局馈电总线，并且在所述第二数字逻辑值呈现在所述第二装置的控制节点上时不将所述局部馈电总线通过所述第二装置耦合到所述全局馈电总线，所述第二装置具有输入节点和输出节点，所述第二装置的输入节点被耦合到所述第一装置的输出节点，其中启用信号从所述第一装置的输入节点通过所述第一装置传播到所述第一装置的输出节点，然后从所述第二装置的输入节点通过所述第二装置传播到所述第二装置的输出节点，由此使得所述局部馈电总线从第一时刻起通过所述第一装置被耦合到所述全局馈电总线，并使得所述局部馈电总线从第二时刻起通过所述第二装置被耦合到所述全局馈电总线。

22.如权利要求21所述的集成电路，其特征在于，所述第一装置包括一晶体管，其第一端子耦合到所述局部馈电总线，第二端子耦合到所述全局馈电总线，并且控制端子耦合到所述第一装置的控制节点，所述第一装置的控制节点是所述第一装置的输出节点。

23.如权利要求21所述的集成电路，其特征在于，所述第一装置包括一晶体管，其第一端子耦合到所述局部馈电总线，第二端子耦合到所述全局馈电总线，并且控制端子耦合到所述第一装置的控制节点，所述第一装置进一步包括一逻辑元件，所述逻辑元件的输入引线为所述第一装置的输入节点，所述逻辑元件的输出引线为所述第一装置的输入节点，所述逻辑元件的内部引线是所述第一装置的控制节点。

24.如权利要求23所述的集成电路，其特征在于，所述逻辑元件是包括第一反相器和第二反相器的非反相缓冲器，所述第一反相器的输出引线被耦合到所述第二反相器的输入引线，所述第一反相器的输入引线为所述逻辑元件的输入引线，所述第二反相器的输出引线为所述逻辑元件的输出引线，所述第一反相器的输出引线还是所述逻辑元件的内部引线。

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