CN101819978A - 共享字线的无触点纳米晶分栅式闪存 - Google Patents
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Abstract
本发明提出的共享字线的无触点纳米晶分栅式闪存，得到的闪存器件将两个存储位单元共享使用一个字线，通过对字线、第一控制栅、第二控制栅、第一位线和第二位线施加不同的工作电压实现对存储位单元的读取、编程和擦除，共享位线的结构使得分栅式闪存其能够在保持芯片的电学隔离性能不变的情况下，有效地缩小芯片的面积，同时也可以避免过擦除的问题。同时采用无触点的设计，使得闪存器件具有尺寸小，工艺与CMOS传统工艺兼容的特点，有利于器件尺寸进一步缩小。
Description
技术领域
本发明涉及半导体设计制造领域，且特别涉及一种共享字线的无触点纳米晶分栅式闪存。
背景技术
闪存以其便捷，存储密度高，可靠性好等优点成为非挥发性存储器中研究的热点。从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的需求，闪存被广泛用于手机，笔记本，掌上电脑和U盘等移动和通讯设备中，闪存为一种非易变性存储器，其运作原理是通过改变晶体管或存储单元的临界电压来控制门极通道的开关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失，而闪存为电可擦除且可编程的只读存储器的一种特殊结构。如今闪存已经占据了非挥发性半导体存储器的大部分市场份额，成为发展最快的非挥发性半导体存储器。
然而现有的闪存在迈向更高存储密度的时候，由于受到编程电压的限制，通过缩小器件尺寸来提高存储密度将会面临很大的挑战，因而研制高存储密度的闪存是闪存技术发展的重要推动力。传统的闪存在迈向更高存储密度的时候，由于受到结构的限制，实现器件的编程电压进一步减小将会面临着很大的挑战。
一般而言，闪存为分栅结构或堆叠栅结构或两种结构的组合。分栅式闪存由于其特殊的结构，相比堆叠栅闪存在编程和擦除的时候都体现出其独特的性能优势，因此分栅式结构由于具有高的编程效率，字线的结构可以避免“过擦除”等优点，应用尤为广泛。但是由于分栅式闪存相对于堆叠栅闪存多了一个字线从而使得芯片的面积也会增加，因此如何在提高芯片性能的同时进一步减小芯片的尺寸是亟需解决的问题。
同时，随着存储器件尺寸不断缩小和存储密度的不断上升，形成于内层介电层中的接触孔的尺寸也会变得更小，然而该内层介电层必须保持合理的厚度，使得该接触孔需要保持相当大的深宽比(深度/宽度)，从而使得半导体衬底上的接触点占据整个存储单元面积相当大的比率，成为制约存储器件尺寸和存储密度进一步发展的重要因素。
发明内容
本发明提出一种共享字线的无触点纳米晶分栅式闪存，其得到的闪存器件能够在保持芯片的电学隔离性能不变的情况下，有效地缩小芯片的面积，同时也可以避免过擦除的问题。
为了达到上述目的，本发明提出一种共享字线的无触点纳米晶分栅式闪存，包括：
半导体衬底，其上具有间隔设置的源极区域和漏极区域；
沟道区，位于所述源极区域和漏极区域之间；
第一位线和第二位线，分别连接于所述源极区域和漏极区域；
纳米晶存储单元，位于所述沟道区上方；
字线，位于所述纳米晶存储单元上方，所述字线两侧具有弧形结构延伸至所述第一位线和第二位线上方，并通过绝缘层与所述第一位线和第二位线顶部相隔离；
第一控制栅和第二控制栅，分别设置于所述纳米晶存储单元和字线两侧，其中，所述纳米晶存储单元包括第一存储单元和第二存储单元，所述第一存储单元邻近第一控制栅，所述第二存储单元邻近第二控制栅。
进一步的，分别对所述字线、所述第一控制栅、所述第二控制栅、所述第一位线和所述第二位线施加第一存储位单元读取电压，实现第一存储位单元读取。
进一步的，对所述字线、所述第一控制栅、所述第二控制栅、所述第一位线和所述第二位线施加的第一存储位单元读取电压分别为2.5V、2V、4V、0V和0.8V，实现第一存储位单元读取。
进一步的，分别对所述字线、所述第一控制栅、所述第二控制栅、所述第一位线和所述第二位线施加第二存储位单元读取电压，实现第二存储位单元读取。
进一步的，对所述字线、所述第一控制栅、所述第二控制栅、所述第一位线和所述第二位线施加的第二存储位单元读取电压分别为2.5V、4V、2V、0.8V和0V，实现第二存储位单元读取。
进一步的，分别对所述字线、所述第一控制栅、所述第二控制栅、所述第一位线和所述第二位线施加第一存储位单元编程电压，实现第一存储位单元编程。
进一步的，对所述字线、所述第一控制栅、所述第二控制栅、所述第一位线和所述第二位线施加的第一存储位单元编程电压分别为1.4V、8V、5V、0V和5V，实现第一存储位单元编程。
进一步的，分别对所述字线、所述第一控制栅、所述第二控制栅、所述第一位线和所述第二位线施加第二存储位单元编程电压，实现第二存储位单元编程。
进一步的，对所述字线、所述第一控制栅、所述第二控制栅、所述第一位线和所述第二位线施加的第二存储位单元编程电压分别为1.4V、5V、8V、5V和0V，实现第二存储位单元编程。
进一步的，分别对所述字线、所述第一控制栅、所述第二控制栅、所述第一位线和所述第二位线施加存储位单元擦除电压，实现第一存储位单元和第二存储位单元擦除。
进一步的，对所述字线、所述第一控制栅、所述第二控制栅、所述第一位线和所述第二位线施加的存储位单元擦除电压分别为0V、10.5V、10.5V、10.5V和10.5V，实现第一存储位单元和第二存储位单元擦除。
本发明提出的共享字线的无触点纳米晶分栅式闪存，得到的闪存器件将两个存储位单元共享使用一个字线，通过对字线、第一控制栅、第二控制栅、第一位线和第二位线施加不同的工作电压实现对存储位单元的读取、编程和擦除，共享位线的结构使得分栅式闪存其能够在保持芯片的电学隔离性能不变的情况下，有效地缩小芯片的面积，同时也可以避免过擦除的问题。同时采用无触点的设计，使得闪存器件具有尺寸小，工艺与CMOS传统工艺兼容的特点，有利于器件尺寸进一步缩小。
附图说明
图1所示为本发明较佳实施例的共享字线的无触点纳米晶分栅式闪存结构示意图。
具体实施方式
为了更了解本发明的技术内容，特举具体实施例并配合所附图式说明如下。
本发明提出一种共享字线的无触点纳米晶分栅式闪存，其得到的闪存器件能够在保持芯片的电学隔离性能不变的情况下，有效地缩小芯片的面积，同时也可以避免过擦除的问题。
请参考图1，图1所示为本发明较佳实施例的共享字线的无触点纳米晶分栅式闪存结构示意图。本发明提出一种共享字线的无触点纳米晶分栅式闪存，包括：半导体衬底10，其上具有间隔设置的源极区域11和漏极区域12；沟道区13，位于所述源极区域11和漏极区域12之间；第一位线21和第二位线22，分别连接于所述源极区域11和漏极区域12；纳米晶存储单元30，位于所述沟道区13上方；字线50，位于所述纳米晶存储单元30上方，所述字线50两侧具有弧形结构51、52延伸至所述第一位线21和第二位线22上方，并通过绝缘层61、62与所述第一位线21和第二位线22顶部相隔离；第一控制栅41和第二控制栅42，分别设置于所述纳米晶存储单元30和字线50两侧，其中，所述纳米晶存储单元30包括第一存储单元31和第二存储单元32，所述第一存储单元31邻近第一控制栅41，所述第二存储单元32邻近第二控制栅42。
根据本发明较佳实施例，本发明的第一位线21和第二位线22，分别直接连接于所述源极区域11和漏极区域12，而不需要通过制作接触孔在半导体衬底10上形成接触点的方式连接，具有无接触点的设计，使得闪存器件具有更小的尺寸，有利于器件尺寸进一步缩小。
本发明较佳实施例中，沟道13内有电流在源极区域11和漏极区域12之间流动，所述第一存储位单元31和第二存储位单元32有无电荷存储会影响沟道13内电流大小，当所述第一存储位单元31和第二存储位单元32有电荷时，沟道13内电流很小，反之当所述第一存储位单元31和第二存储位单元32无电荷时，沟道13内电流很大，设定沟道13内小电流状态为“0”，设定沟道130内大电流状态为“1”，这样所述第一存储位单元31和第二存储位单元32有无电荷存储的状态可以作为区分存储“0”或“1”信息状态，实现第一存储位单元31和第二存储位单元32信息存储读取的功能。
根据本发明较佳实施例，分别对所述字线50、所述第一控制栅41、所述第二控制栅42、所述第一位线21和所述第二位线22施加第一存储位单元读取电压，实现第一存储位单元读取。
进一步的，对所述字线50、所述第一控制栅41、所述第二控制栅42、所述第一位线21和所述第二位线22施加的第一存储位单元读取电压分别为2.5V、2V、4V、0V和0.8V，实现第一存储位单元读取。
根据本发明较佳实施例，分别对所述字线50、所述第一控制栅41、所述第二控制栅42、所述第一位线21和所述第二位线22施加第二存储位单元读取电压，实现第二存储位单元读取。
进一步的，对所述字线50、所述第一控制栅41、所述第二控制栅42、所述第一位线21和所述第二位线22施加的第二存储位单元读取电压分别为2.5V、4V、2V、0.8V和0V，实现第二存储位单元读取。
当源极区域11和漏极区域12之间的源-漏极电压足够高，足以导致某些高能电子越过绝缘介电层，并进入绝缘介电层上的储位单元，这种过程称为热电子注入。而所述绝缘介电层的成分为硅的氧化物或者硅的氮化物，如二氧化硅或者氮化硅等材料，其位于半导体衬底10和所述第一存储位单元31和第二存储位单元32之间。
根据本发明较佳实施例，分别所述字线50、所述第一控制栅41、所述第二控制栅42、所述第一位线21和所述第二位线22施加第一存储位单元编程电压，实现第一存储位单元编程。本发明较佳实施例中，在施加编程工作电压后，沟道13内有电子从漏极区域12流到源极区域11，部分电子通过热电子注入方式注入到所述第一存储位单元31中，实现第一存储位单元的编程操作。
进一步的，对所述字线50、所述第一控制栅41、所述第二控制栅42、所述第一位线21和所述第二位线22施加的第一存储位单元编程电压分别为1.4V、8V、5V、0V和5V，实现第一存储位单元编程。
根据本发明较佳实施例，分别对所述字线50、所述第一控制栅41、所述第二控制栅42、所述第一位线21和所述第二位线22施加第二存储位单元编程电压，实现第二存储位单元编程。本发明较佳实施例中，在施加编程工作电压后，沟道13内有电子从源极区域11流到漏极区域12，部分电子通过热电子注入方式注入到第二存储位单元32中，实现第二存储位单元的编程操作。
进一步的，对所述字线50、所述第一控制栅41、所述第二控制栅42、所述第一位线21和所述第二位线22施加的第二存储位单元编程电压分别为1.4V、5V、8V、5V和0V，实现第二存储位单元编程。
根据本发明较佳实施例，分别对所述字线50、所述第一控制栅41、所述第二控制栅42、所述第一位线21和所述第二位线22施加存储位单元擦除电压，实现第一存储位单元和第二存储位单元擦除。在该施加工作电压条件下，存储在所述第一存储位单元31和第二存储位单元32的电子在高电场下FN(Fowler-Nordheim)隧穿到半导体衬底10端，通过半导体衬底10端流走，实现第一存储位单元31和第二存储位单元32的擦除操作。
进一步的对所述字线50、所述第一控制栅41、所述第二控制栅42、所述第一位线21和所述第二位线22施加的存储位单元擦除电压分别为0V、10.5V、10.5V、10.5V和10.5V，实现第一存储位单元和第二存储位单元擦除。
本发明提出的共享字线的无触点纳米晶分栅式闪存，得到的闪存器件将两个存储位单元共享使用一个字线，通过对字线、第一控制栅、第二控制栅、第一位线和第二位线施加不同的工作电压实现对存储位单元的读取、编程和擦除，共享位线的结构使得分栅式闪存其能够在保持芯片的电学隔离性能不变的情况下，有效地缩小芯片的面积，同时也可以避免过擦除的问题。同时采用无触点的设计，使得闪存器件具有尺寸小，工艺与CMOS传统工艺兼容的特点，有利于器件尺寸进一步缩小。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。
Claims (11)
1.一种共享字线的无触点纳米晶分栅式闪存，其特征在于，包括：
半导体衬底，其上具有间隔设置的源极区域和漏极区域；
沟道区，位于所述源极区域和漏极区域之间；
第一位线和第二位线，分别连接于所述源极区域和漏极区域；
纳米晶存储单元，位于所述沟道区上方；
字线，位于所述纳米晶存储单元上方，所述字线两侧具有弧形结构延伸至所述第一位线和第二位线上方，并通过绝缘层与所述第一位线和第二位线顶部相隔离；
第一控制栅和第二控制栅，分别设置于所述纳米晶存储单元和字线两侧，其中，所述纳米晶存储单元包括第一存储单元和第二存储单元，所述第一存储单元邻近第一控制栅，所述第二存储单元邻近第二控制栅。
2.根据权利要求1所述的共享字线的无触点纳米晶分栅式闪存，其特征在于，分别对所述字线、所述第一控制栅、所述第二控制栅、所述第一位线和所述第二位线施加第一存储位单元读取电压，实现第一存储位单元读取。
3.根据权利要求2所述的共享字线的无触点纳米晶分栅式闪存，其特征在于，对所述字线、所述第一控制栅、所述第二控制栅、所述第一位线和所述第二位线施加的第一存储位单元读取电压分别为2.5V、2V、4V、0V和0.8V，实现第一存储位单元读取。
4.根据权利要求1所述的共享字线的无触点纳米晶分栅式闪存，其特征在于，分别对所述字线、所述第一控制栅、所述第二控制栅、所述第一位线和所述第二位线施加第二存储位单元读取电压，实现第二存储位单元读取。
5.根据权利要求4所述的共享字线的无触点纳米晶分栅式闪存，其特征在于，对所述字线、所述第一控制栅、所述第二控制栅、所述第一位线和所述第二位线施加的第二存储位单元读取电压分别为2.5V、4V、2V、0.8V和0V，实现第二存储位单元读取。
6.根据权利要求1所述的共享字线的无触点纳米晶分栅式闪存，其特征在于，分别对所述字线、所述第一控制栅、所述第二控制栅、所述第一位线和所述第二位线施加第一存储位单元编程电压，实现第一存储位单元编程。
7.根据权利要求6所述的共享字线的无触点纳米晶分栅式闪存，其特征在于，对所述字线、所述第一控制栅、所述第二控制栅、所述第一位线和所述第二位线施加的第一存储位单元编程电压分别为1.4V、8V、5V、0V和5V，实现第一存储位单元编程。
8.根据权利要求1所述的共享字线的无触点纳米晶分栅式闪存，其特征在于，分别对所述字线、所述第一控制栅、所述第二控制栅、所述第一位线和所述第二位线施加第二存储位单元编程电压，实现第二存储位单元编程。
9.根据权利要求8所述的共享字线的无触点纳米晶分栅式闪存，其特征在于，对所述字线、所述第一控制栅、所述第二控制栅、所述第一位线和所述第二位线施加的第二存储位单元编程电压分别为1.4V、5V、8V、5V和0V，实现第二存储位单元编程。
10.根据权利要求1所述的共享字线的无触点纳米晶分栅式闪存，其特征在于，分别对所述字线、所述第一控制栅、所述第二控制栅、所述第一位线和所述第二位线施加存储位单元擦除电压，实现第一存储位单元和第二存储位单元擦除。
11.根据权利要求10所述的共享字线的无触点纳米晶分栅式闪存，其特征在于，对所述字线、所述第一控制栅、所述第二控制栅、所述第一位线和所述第二位线施加的存储位单元擦除电压分别为0V、10.5V、10.5V、10.5V和10.5V，实现第一存储位单元和第二存储位单元擦除。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING Free format text: FORMER OWNER: HONGLI SEMICONDUCTOR MANUFACTURE CO LTD, SHANGHAI Effective date: 20140514 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20140514 Address after: 201203 Shanghai Zhangjiang hi tech park Zuchongzhi Road No. 1399 Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation Address before: 201203 Shanghai Guo Shou Jing Road, Zhangjiang hi tech Park No. 818 Applicant before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |