CN101814491A

CN101814491A - 具有熔丝的集成电路与其系统

Info

Publication number: CN101814491A
Application number: CN 201010121640
Authority: CN
Inventors: 吴显扬; 郑价言; 龚威菖
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2009-02-20
Filing date: 2010-02-20
Publication date: 2010-08-25
Anticipated expiration: 2030-02-20
Also published as: CN101814491B

Abstract

本发明涉及一种集成电路与其系统，包含位于衬底上方的熔丝(Fuse)。该熔丝具有第一端、第二端和位于第一端与第二端间的中间部分。第一虚设图案(Dummy Pattern)被设置相邻于熔丝的中间部分的每一侧。

Description

具有熔丝的集成电路与其系统

技术领域

本揭露一般是有关于半导体电路的领域，特别是有关于具有熔丝的集成电路与其系统。

背景技术

在半导体工业中，熔丝元件已被广泛地应用于集成电路的各种用途上，例如：改善制造良率或客制化通用型集成电路。举例而言，熔丝元件可被用来以位于一芯片上的冗余电路来替换位于同一芯片上的有缺陷的电路，因而有效地增加制造良率。由于内存芯片是于许多完全相同的内存晶胞和晶胞群所组成，故替换有缺陷的电路对改善内存芯片的制造良率特别有用。在又一例子中，选择性地烧断集成电路中的熔丝可用以客制化通用型集成电路至各种不同的客户用途。

发明内容

根据一或多个实施例，一种集成电路包含：位于衬底上方的熔丝。该熔丝具有第一端、第二端和位于第一端与第二端间的中间部分。第一虚设图案(Dummy Pattern)被设置相邻于熔丝的中间部分的每一侧。

在又一实施例中，一种系统包含：连接至集成电路的处理器。该集成电路包含：位于衬底上方的熔丝。该熔丝具有第一端、第二端和位于第一端与第二端间的中间部分。第一虚设图案被设置相邻于熔丝的中间部分的每一侧。

本发明的这些和其它实施例与其特征是结合以下文字说明与所附附图来详细地叙述。

附图说明

为使本发明的上述和其它目的、特征、优点与实施例能更明显易懂，所附附图的详细说明如下。要强调的是。各种特征并未按实际尺寸示出，其仅做为说明的用途。事实上，各种特征的数量与尺寸可任意增加或减少，以清楚讨论。

图1为示出集成电路的例示熔丝及与其相邻的复数个虚设图案的示意图；

图2为示出与图1的熔丝图案相对应的模拟图案的示意图；

图3为示出集成电路的熔丝及与其相邻的其它例示虚设图案的示意图；

图4A至图4H为示出熔丝端与中间部分间的各种例示图案的示意图；

图5A至图5F为示出熔丝的中间部分间的各种例示图案的示意图；

图6为示出例示的熔丝的电阻(Ohm；Ω)与累计分布(％)间的关系的测量图；

图7为示出集成电路的一部分的示意图；

图8为示出包含例示集成电路的系统的示意图。

【主要元件符号说明】

100：集成电路 100a：熔丝

101：第一端 103：第二端

105：中间部分 107：部分

109：部分 110a：第一虚设图案

110b：第一虚设图案 111：线条

113：线条 115a：空隙

115b：空隙 117：线条

119：线条 120a：第二虚设图案

120b：第二虚设图案 121：线条

123：线条 125a：空隙

125b：空隙 127：线条

129：线条 130a：第三虚设图案

130b：第三虚设图案 131：线条

132：线条 133：线条

136：线条 137：线条

138：线条 205：中间部分

207：部分 209：部分

211：线条 213：线条

217：线条 219：线条

221：线条 223：线条

227：线条 229：线条

w：宽度

300：集成电路 300a：熔丝

301：第一端 303：第二端

305：中间部分 307：部分

109：部分 310a：第一虚设图案

310b：第一虚设图案 311：L-形虚设图案

311a：角落 313：L-形虚设图案

315a：空隙 315b：空隙

317：L-形虚设图案 319：L-形虚设图案

330a：第三虚设图案 330b：第三虚设图案

331：线条 332：线条

333：线条 336：线条

337：线条 338：线条

401a-401h：第一端 405a-405h：中间部分

407a-407h：部分 505a-505f：中间部分

540a-540f：部分 545a-545f：部分

700：集成电路 700a：熔丝

710：金氧半场效应晶体管 710a：栅极端子

720：感测电路 800：系统

810：处理器

具体实施方式

可理解的是，以下的揭露提供许多实施例或例子，以实施本发明的不同特征。以下叙述特定例子的元件和其排列方式是用以简化本揭露。其当然仅是举例说明而无意图成为本揭露的限制。例如：在以下叙述中，形成第一特征于第二特征上或上方可包含第一特征直接接触第二特征的实施例，也可包含可形成额外的特征于第一特征和第二特征之间的实施例，以使第一特征可不直接接触第二特征。加上，本揭露可能重复参考号码和/或文字于各种例子中。该重复是为了简要与清楚说明的目的，其本身并未指出各种实施例间和/或所讨论的配置间的关系。

通常来说，有许多种中断熔丝的方式：以激光束来烧断熔丝(称为激光熔丝)；或由产生热所造成的电性破坏来中断熔丝(称为电熔丝(E-fuse))。

使用熔丝的激光可程序冗余(Laser Programmable Redundancy)的技术已被广泛地应用于大型内存装置中。然而，在各种结构(如低阶层金属层)中的激光修补速率相当低，且其工艺相当复杂。例如：需要使用额外的掩膜来形成开口以进行激光熔断(Laser Fusing)，且该工艺需要被精密地控制。若激光熔丝设置在芯片深处的较低阶层的材料层中，该开口将会较深。内连接的介电材料的厚度必须被精密地控制，此举会大幅地增加复杂度并降低修补速率。

形成并图案化多晶硅带(Polysilicon Strip)以进行电性熔断(ElectricalFusing)。该多晶硅带是通过形成多晶硅栅极的工艺来形成。当互补式金氧半导体(Complementary Metal-Oxide-Semiconductor；CMOS)技术已由多晶硅栅极推进至金属栅极时，加入了形成多晶硅块带的额外工艺，该额外的工艺增加了制造成本。此外，也发现到熔断程序化比率(Fuse Programming Ratio)，即熔断后的最终电阻R_fusing对初始电阻R_initial的比率约等于或小于50。该熔断程序化比率会造成不希望看到失败的熔断或修补率。

图1为示出集成电路的例示熔丝及与其相邻的复数个虚设图案的示意图。在图1中，集成电路100包含位于衬底(未示出)上方的熔丝100a。集成电路100可包含内存电路、模拟电路、数字电路、混合模式电路、处理器、其它集成电路、和/或前述元件的结合。集成电路100中的至少一部分电路连接至熔丝100a。衬底是由半导体材料所制成，例如：晶体、多晶体或非晶质的硅或稼(Gallium)；包含有碳化硅、砷化稼、磷化稼、磷化铟、砷化铟和锑化铟的化合物半导体；包含有SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和GaInAsP的合金半导体；以及其它合适材料；或前述材料的结合。在一实施例中，该合金半导体衬底可有具有梯度的SiGe特征，其中硅和锗的组成是由在一位置的一比例变化至在又一位置的又一比例。在又一实施例中，合金SiGe形成在硅衬底的上方。在又一实施例中，SiGe衬底是经过应变的(Strained)。再者，半导体衬底可为绝缘层上半导体，例如：绝缘层上硅(SiliconOn Insulator；SOI)、或薄膜晶体管(TFT)。在一些例子中，半导体衬底可包含掺杂的磊晶层(Epi Layer)或埋藏层(Buried Layer)。在其它例子中，化合物半导体衬底可具有多层结构；或衬底可包含有多层化合物半导体结构。

请参照图1，熔丝100a包含第一端101、第二端103和位于第一端101与第二端103间的中间部分105。熔丝100a的第一端101与第二端103连接到至少一个集成电路。若通过熔丝100a的电流够大，则熔丝100a的中间部分105会熔化，此会造成其所连接至的集成电路的断路。在一实施例中，熔丝100a具有与场效应晶体管(FET)的金属栅极相同的材料，例如：铜、钨、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、其它合适的导体材料、和前述材料的结合；熔丝100a具有与内连线的金属层相同的材料，例如：铜、氧化铝、铝、氮化铝、钛、氮化钛、钽、氮化钽、其它合适的导体材料、和/或前述材料的结合。在至少一其它实施例中，熔丝100a是通过形成金属栅极或金属内连线层的工艺来形成，而不需要进行形成熔断熔丝用的额外多晶硅带的额外步骤。

在多个实施例之一中，集成电路100包含第一虚设图案110a和110b，其设置相邻于熔丝100a的中间部分105的每一侧。熔丝100a、第一虚设图案110a和110b的图案可通过光学光刻工艺从至少一个光掩膜层的图案移转过来。在一些实施例中，熔丝100a是一单一线条。若根据无邻近虚设图案的缩小技术来减少熔丝100a的中间部分105的宽度，光学光刻工艺可能会扭曲熔丝100a的中间部分105的图案，因而造成熔丝100a的中间部分105的关键尺寸产生意料不到的变异。对应至第一虚设图案110a和110b的光掩膜层的虚设图案是被设置来消除或减少熔丝100a的中间部分105的关键尺寸变化，该变化是由透过光学邻近修正(Optical Proximate Correction；OPC)来应用的光学光刻工艺或逻辑操作所造成。通过加入对应至第一虚设图案110a和110b的虚设图案至光掩膜层上，光刻工艺更能以预设尺寸形成熔丝100a的中间部分105的图案于衬底上。

在一些实施例中，第一虚设图案110a和110b分别具有线条111、113和117、119。第一虚设图案110a具有介于线条111和113间的空隙115a；第一虚设图案110b具有介于线条117和119间的空隙115b。在一些实施例中，空隙115a和115b相邻于熔丝100a的中间部分105。在其它实施例中，空隙115a和115b相邻于中间部分105的中心(未示出)。若一电流熔化熔丝100a，而熔融的熔丝材料迁移至线条111和/或113，空隙115a能将线条111与线条113隔离，以保持电流路径为开路(Open)。连接至熔丝100a的集成电路因而可被程序化和操作。可注意的是，如图1所示的空隙115a和115b的数目与位置仅用以举例说明。本领域的普通技术人员能改变该数目和/或修改该位置以完成所想要的熔丝。

请参照图1，在多个实施例之一中，集成电路100包含如第二虚设图案120a和120b的至少一第二虚设图案。第二虚设图案110a和110b分别设置相邻于第一虚设图案110a和110b。如上所述，将熔丝100a的图案自光掩膜层移转至衬底的光学光刻工艺可能会扭曲熔丝100a的中间部分105。对应至第二虚设图案120a和120b的位于光掩膜层上的虚设图案可减少扭曲并确保局部图案密度。

在多个实施例的至少一个中，第二虚设图案120a和120b分别具有线条121、123和127、129。第二虚设图案120a具有介于线条121和123间的空隙125a；第二虚设图案120b具有介于线条127和129间的空隙125b。空隙125a和125b分别相邻于第一虚设图案110a和110b的空隙115a和115b。若一电流熔化熔丝100a，而熔融的熔丝材料迁移至线条111和/或113，更迁移至线条121和/或123，空隙125a能将线条121与线条123隔离，以保持断开的电流路径。连接至熔丝100a的集成电路因而可被程序化和操作。可注意的是，如图1所示的空隙125a和125b的数目与位置仅用以举例说明。本领域的普通技术人员能改变该数目和/或修改该位置以完成所想要的熔丝元件。

请再参照图1，在又一实施例中，集成电路100包含如第三虚设图案130a和130b的至少一第三虚设图案。第三虚设图案130a和130b可减少由光学光刻工艺所造成的熔丝100a的中间部分105的扭曲并确保局部图案密度。在多个实施例中，第三虚设图案130a和130b分别具有线条131-133和136-138。第三虚设图案130a和130b连续不断地延伸在衬底上方。在其它实施例中，第三虚设图案130a和130b与虚设图案110a和110b相关联的上述的至少一空隙。

可注意的是，可修改空隙115a、115b、125a和125b的位置，只要空隙115a、115b、125a和125b可合意地透过迁移熔丝材料来中断电流即可。也可注意的是，虚设图案110a-110b、120a-120b、130a-130b和线条111、113、117、119、121、123、127、129、131-133和136-138的图案与数目仅用以举例说明。本发明的范围并不受限于此。本领域的普通技术人员能修改它们以完成所想要的熔丝图案。

请再参照图1，在又一实施例中，熔丝100a包含分别位于第一端101和中间部分105间及第二端103和中间部分105间的部分107和109。如上所述，光学光刻工艺可能会扭曲中间部分105的图案。光学光刻工艺也可能会扭曲于第一端101和中间部分105间及第二端103和中间部分105间的接合处的图案。对应至部分107的光掩膜层上的图案被设置来消除或减少第一端101和中间部分105间的接合处的扭曲。在一些实施例中，对应至部分107的光掩膜层上的图案自第一端101至中间部分105具有缩小的宽度。对应至部分107的光掩膜层上的图案可被称为光学邻近修正(OPC)技术。可注意的是，如图1所示的部分107的图案仅是例示性的。通过移转光掩膜层上的图案至衬底，部分107的最终图案可显示为图2所示的标号207。图2为示出与图1的熔丝图案相对应之模拟图案的示意图。与图1的项目相同或相似的图2的项目是以相对应的标号来标示，其数值比图1的标号增加100。如图2所示，部分207的最终图案可具有自第一端(未示出在图中)至中间部分205逐渐缩小的宽度“w”。

图3为示出集成电路的熔丝及与其相邻的其它例示虚设图案的示意图。与图1的项目相同或相似的图3的项目是以相对应的标号来标示，其数值比图1的标号增加200。在多个实施例之一中，第一虚设图案310a包含L-形虚设图案311和313。每一个L-形虚设图案，例如：L-形虚设图案311，具有一角落，例如：角落311a，该角落面向位于第一端301和中间部分305间的部分307。对应至L-形虚设图案311的位于光掩膜层上的虚设图案可消除或减少对中间部分305和/或熔丝300a的部分307的扭曲，该扭曲是由光刻工艺所造成。可注意的是，虚设图案310a和310b的形状仅用以举例说明。本发明的范围并不受限于此。本领域的普通技术人员能修改它们以完成所想要的熔丝图案。

图4A至图4H为示出熔丝端与中间部分间的各种例示图案的示意图，其中该些例示图案可适用于图1和图3所示的实施例中。与图1的项目相同或相似的图4A至图4H的项目是以相对应的标号来标示，其比图1的标号的数值增加300，并对每一张图分别加上由”a”至”h”的英文字母。可注意的是，4A图4A至4H图4H所示的部分407a-407h的图案仅用以举例说明，且可与掩膜层上的图案相似。衬底上的部分407a-407h的最终图案可近似于图2所示的部分207，和/或根据掩膜层上的图案而变化。可注意的是，在熔丝端与中间部分间的部分407a-407h的图案仅用以举例说明。本领域的普通技术人员能修改该些图案以完成所想要的最终图案。

图5A至图5F为示出熔丝的中间部分间的各种例示图案的示意图，其中该些例示图案可适用于结合图1和图3所示的实施例。与图1的项目相同或相似的图5A至图5F的项目是以相对应的标号来标示，其比图1的标号的数值增加400，并对每一张图分别加上由”a”至”f”的英文字母。在图5A至图5E中，中间部分505a-505e分别具有位于部分540a-540e间的部分545a-545e。部分545a-545e是被设定在若高电流通过中间部分505a-505e时熔化。在5F图5F中，中间部分505f具有位于部分540f间的部分545f，其中部分545f的宽度大于每一个部分540f。在一实施例中，部分545f被设定在若高电流通过中间部分505f时熔化。可注意的是，中间部分的图案仅用以举例说明。本领域的普通技术人员能修改该些图案以完成所想要的熔丝的中间部分。

图6为示出例示的熔丝的电阻(Ohm；Ω)与累计分布(％)间的关系的测量图。如图6所示，最终电阻R_fusing对初始电阻R_initial的比率可为约1000或以上。亦即，若高电流通过熔丝，结合图1、图3、图4A-4H和图5A-5H的上述熔丝可合意地被熔化，因而保护连接至熔丝的集成电路。

图7为示出集成电路的一部分的示意图。在图7中，根据多个实施例之一，集成电路700包含熔丝700a、金氧半场效应晶体管(MOSFET)710和感测电路720。在该示意图中，熔丝700a是以电阻符号来代表。熔丝700a可相似于结合图1或图3的上述熔丝100a或300a。熔丝700a的第一端子连接至供应电压，例如：V_cc；其第二端子连接至MOSFET 710的漏极端子，例如：n型通道MOSFET。MOSFET 710的源极端子连接至V_ss或接地。在多个实施例之一，MOSFET 710时一驱动器装置，可操作来供应程序化电流和跨越熔丝700a的压降。控制信号(未示出)是被供应至MOSFET 710的栅极端子710a，该栅极端子710a可操作来开关MOSFET 710。感测电路720连接至MOSFET 710的漏极端子。感测电路720能够感测到熔丝700a是否有被程序化。如上所述，熔丝700a在未程序化状态与程序化状态间的电阻差值大。在一实施例中，感测电路720可通过例如感测通过MOSFET 710的漏极端子的电流；或在MOSFET 710的漏极端子上的电压来感测熔丝700a是否有被程序化。

虽然本例子使用n型通道MOSFET，但也可使用p型通道MOSFET或其它合适的驱动器装置。在多个实施例中，驱动器装置相当简单而可通过所想要的工艺步骤来形成。

在运作时，根据多个实施例之一，若熔丝700a处于未程序化状态，其显示出低电阻值。MOSFET 710的漏极端子上的输出电压位准实质接近供应电压位准。为要程序化熔丝700a，供应控制信号(未示出)至MOSFET 710的栅极端子710a，该栅极端子710a，以开启MOSFET 710。实质为V_cc的压降被施加至跨越熔丝700a，而有电流通过熔丝700a。熔丝700a的中间部分被迫要承受电流，因而熔化或烧断。熔丝700a中便形成有一中断，而使熔丝700a成为一断路或其电阻值变得非常高。在一实施例中，若熔丝700a处于未程序化状态，感测电路720侦测到约为V_cc的电压位准；若熔丝700a系处于程序化状态，感测电路720侦测到漂流(Floating)或非常低的电压位准。

在多个实施例中，熔丝700a具有一所想要的程序化条件。例如：一所想要的程序化电位或电流可合意地将熔丝700a自具有低电阻值的未程序化状态转换成具有高电阻值的程序化状态。

图8为示出包含例示集成电路的系统的示意图。在图8中，系统800可包含连接至集成电路700的处理器810。系统800能存取集成电路700。在多个实施例中，处理器810可为处理单元、中央处理单元、数字信号处理器或其它处理器。

在一些实施例中，处理器810和集成电路700形成在实际并电性连接至印刷线路板或印刷电路板的系统中，以形成一电子组装。在又一实施例中，该电子组装是一电子系统(如计算机、无线通讯装置、计算机相关周边、娱乐装置或其它类似装置)的一部分。

在一些实施例中，包含有集成电路700得系统800提供全部的系统于一颗集成电路(IC)中，称为单芯片系统(System On a Chip；SOC)或集成电路上系统(System On Integrated Circuit；SOIC)装置。该些SOC装置提供建构例如手机、个人数字助理机、数字录像机、数字摄录象机、MP3播放器或其它类似装置所需的全部线路于一颗单一集成电路中。

本发明所揭露如上的各实施例中，并非用以限定本发明，任何熟悉本领域的普通技术人员，在不脱离本发明的精神和范围内，当可作各种得更动与润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。

Claims

1.一种集成电路，其特征在于，包含：

一熔丝，位于一衬底上方，其中该熔丝具有一第一端、一第二端和位于该第一端与该第二端间的一中间部分；以及

一第一虚设图案，设置相邻于该熔丝的该中间部分的每一侧。

2.根据权利要求1所述的集成电路，其特征在于，其中该第一虚设图案具有相邻于该熔丝的该中间部分的一第一空隙。

3.根据权利要求2所述的集成电路，其特征在于，还包含：

一第二虚设图案，设置相邻于该第一虚设图案的该第一空隙。

4.根据权利要求3所述的集成电路，其特征在于，其中该第二虚设图案具有相邻于该第一虚设图案的该第一空隙的一第二空隙。

5.根据权利要求1所述的集成电路，其特征在于，还包含：

一第三虚设图案，其中该第三虚设图案连续不断地延伸在该衬底上方。

6.根据权利要求1所述的集成电路，其特征在于，其中该熔丝具有位于该第一端与该中间部分间的一第一部分，该第一部分的一宽度由该第一端朝向该中间部分减少。

7.根据权利要求6所述的集成电路，其特征在于，其中该第一虚设图案包含至少一L-形图案，该L-形图案的一角落面向该熔丝的该第一部分。

8.根据权利要求1所述的集成电路，其特征在于，其中该熔丝的该中间部分具有一第一部分和二第二部分，该第一部分设置在该些第二部分之间，该第一部分的一宽度小于或大于该些第二部分的其中一个。

9.一种系统，其特征在于，包含：

一处理器；以及

一集成电路连接至该处理器，其中该集成电路包含：

10.根据权利要求9所述的系统，其特征在于，其中该第一虚设图案具有相邻于该熔丝的该中间部分的一第一空隙。

11.根据权利要求10所述的系统，其特征在于，其中该集成电路还包含：

12.根据权利要求11所述的系统，其特征在于，其中该第二虚设图案具有相邻于该第一虚设图案的该第一空隙的一第二空隙。

13.根据权利要求9所述的系统，其特征在于，其中该集成电路还包含：

14.根据权利要求9所述的系统，其特征在于，其中该熔丝具有位于该第一端与该中间部分间的一第一部分，该第一部分的一宽度由该第一端朝向该中间部分减少。

15.根据权利要求14所述的系统，其特征在于，其中该第一虚设图案包含至少一L-形图案，该L-形图案的一角落面向该熔丝的该第一部分。