CN101807915A - 应用于整数分频锁相环路中的鉴频鉴相器和电荷泵电路 - Google Patents

Abstract

本发明属于集成电路技术领域，具体涉及一种应用于整数分频锁相环路中的PFD(鉴频鉴相器)和CP(电荷泵)电路。其中，PFD电路采用4个Latch，使得输出信号UP和UPB、DN和DNB具有很好的对称性，以减小对CP电路的时钟馈通效应和电荷注入效应；另外采用2个小尺寸的PMOS管，以实现了电平恢复功能，解决UP、UPB、DN、DNB四路信号在电路刚上电时的不确定状态，避免CP的工作错误。CP电路中采用2个轨到轨的恒定跨导运放，以解决电流失配、电荷分享的问题；采用4个dummy管，以解决电荷注入的问题；采用2个小尺寸电阻，以有效地降低充放电电流尖峰。

Description

应用于整数分频锁相环路中的鉴频鉴相器和电荷泵电路

技术领域

本发明属于集成电路技术领域，具体涉及一种应用于整数分频锁相环路中的PFD(鉴频鉴相器)和CP(电荷泵)电路。

背景技术

整数分频锁相环路由鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和除法器构成。其中，鉴频鉴相器比较晶体振荡器的信号和压控振荡器经分频器后的信号之间的频率和相位差，并通过电荷泵把差值的大小转换为电流，这个电流通过对环路滤波器充放电转换成电压信号从而控制压控振荡器的频率，这样便形成一个负反馈环路并通过这一反馈环路将振荡器的输出频率精确的锁定在输入频率的一定倍数上(分频器的分频数)。

整数分频锁相环路的设计相对简单、功耗低、噪声低，这使得它的应用非常广泛。在新的短距离无线技术如超宽带MB-OFDM UWB中就采用了整数分频锁相环路，再结合特定的频率综合方案得到需要的频点。

在整数分频锁相环路收发机架构中，PFD和CP电路是必不可少的重要部分。主要通过核心电路锁相环PLL来实现其频率综合和噪声抑制等功能，它的性能好坏极大地影响着整个收发机的性能。PFD和CP电路是整个PLL环路最前端的两个模块，它们对整个频率综合器的性能有着巨大的影响，所以设计出高性能的PFD和CP电路具有至关重要的意义。

PFD的功能是对输入的两路信号进行相位的比较，将它们的相位差转换为脉冲控制电压信号，用于控制电荷泵充放电流的开启和关闭。由于电压水平在数字电路中只有高低两个状态，所以相对于模拟集成电路来说，设计难度不高，但是合理地控制输出4路脉冲电压的对称性以及适当复位延迟时间还必须慎重地考虑。

电荷泵是PLL另外一个基本模块，紧跟在PFD之后，PFD输出的UP和UPB、DN和DNB对电荷泵的充放电功能进行控制，它的电流匹配性能决定频率综合器的频率杂散性能，同时它也影响频率综合器近频端的相位噪声性能，在许多情况下它也是带内噪声的重要贡献者。

为了避免死区(Dead-Zone)的存在，在PLL锁定的情况下，即没有相位误差时，电荷泵的上下两路电流依旧会同时导通一段时间，这个导通时间我们称为Ton。这个时间太短，可以在工艺偏差的影响下无法克服死区的存在，太长，会增大电荷泵在PLL输出端的带内相位噪声贡献，相关文献指出，这个值一般设为参考时钟的十分之一到二十分之一。

在基于电荷泵锁相环的频率综合器系统中，电荷泵电路是其中最关键的模块之一，它的功能是将鉴频鉴相器输出的相差脉宽数字信号(UP和DN)通过充放电电流(Iup和Idn)转化为电流信号，然后通过环路滤波器变为电压信号Vctrl，从而对压控振荡器的工作频率进行调整。因此一旦电荷泵中的非理想因素使充电电流Iup和放电电流Idn之间存在不匹配，压控电压Vctrl上就会产生电压纹波(ripple)，导致压控振荡器输出频谱上产生杂散(spur)，从而造成对临近信道的干扰。

高性能电荷泵是PLL设计里的一个研究热点，由于它存在各种各样的非理想特性，包含时钟馈通、电荷分享、充放电电流失配、漏电流等，而且还存在噪声、速度、功耗、复杂度的折中考虑，所以设计出高性能的电荷泵具有很大的挑战。

电荷泵可以分成两大类：单端电荷泵和差分电荷泵。单端电荷泵又根据开关管和电流管的相对位置关系大致可以分成3种：开关管位于电流管的漏极；开关管位于电流管的栅极；开关管位于电流管的源极。差分CP有如下优点：NMOS和PMOS的失配不再影响性能；版图的对称性减少了时序上的失配；漏电流总是成对出现，输出受漏电流的影响减小；受来自电源、地、衬底的电压波动小。但是差分CP的缺点也很明显：由于电流总是成对出现，功耗较大不可避免；需要共模反馈来控制输出电压的共模电平；差分CP设计相对比较复杂。开关管位于电流管的漏极的CP充放电失配较小，但是容易受电荷共享和时钟馈通的影响；开关管位于电流管的栅极的CP由于开关管的大寄生电容使速度减慢；开关管位于电流源的源端的CP充放电失配较大，但是功耗小，设计简单，电荷共享和时钟馈通影响较小。综合考虑以上CP结构，然后再结合PLL对CP电流高匹配性的要求，本发明采用了开关管位于电流管漏极的单端电荷泵结构，并且提出了一种有效地解决电荷泵中的各种非理想效应的方案。

发明内容

本发明的目的在于提出一种应用于整数分频锁相环路中的高性能PFD及CP电路以，减小这两个模块对整个频综性能的影响。

本发明提出的PFD以及CP电路，很好地解决了输入时钟信号杂散和电荷泵的各种非理想效应。

PFD电路采用4个Latch，使得输出信号UP和UPB、DN和DNB具有很好的对称性，以减小对CP电路的时钟馈通效应和电荷注入效应；另外采用2个小尺寸的PMOS管，以实现了电平恢复功能，解决UP、UPB、DN、DNB四路信号在电路刚上电时的不确定状态，避免CP的工作错误。

CP电路中采用2个轨到轨的恒定跨导运放，以解决电流失配、电荷分享的问题；采用4个dummy管，以解决电荷注入的问题；采用2个小尺寸电阻，以有效地降低充放电电流尖峰。

以下具体设计方法配合附图1-11加以详细的说明，以便更容易了解本发明的目的、技术内容、特点及其功能。

最终的PFD、CP电路原理图分别如图3、5所示，这两个模块的级联示意图如图8所示。PFD电路输出的4路脉冲电压信号UP、UPB、DN、DNB分别送给CP的4路输入信号端UP、UPB、DN、DNB，最后在CP输出端Vctr得到LPF的电流控制信号，将这一电流控制信号转换为VCO的电压控制信号，用于控制VCO的振荡频率。其中PFD的输入信号REF是由晶振提供的48MHz参考信号，DIV信号来自经过VCO和Divider电路之后输出的反馈信号。

PFD、CP电路级联后的输出结果示意图如图9、图10、图11所示，分别表示REF信号相位超前DIV、REF信号相位滞后DIV、REF信号相位与DIV一致时的结果。UP、DN表示的是PFD的输出结果，由于UPB、DNB是与UP、DN相反的波形，故未画出。IUP、IDN分别表示CP的充电、放电电流。从图9、图10、图11中可以清晰地看到这些信号之间的逻辑关系。

附图说明

图1为CP中的MOS开关，其中UP、UPB、DN、DNB信号来自PFD的输出端。

图2为完全对称的UP、UPB、DN、DNB波形图。

图3为PFD电路原理图。

图4为PFD中DFF_TSPC电路原理图。

图5为CP电路原理图。

图6为CP电路中运放OPA1的电路原理图。

图7为CP电路中运放OPA2的电路原理图。

图8为CP电路和PFD电路级联示意图。

图9为CP电路和PFD电路级联时REF信号相位超前DIV的输出结果。

图10为CP电路和PFD电路级联时REF信号相位滞后DIV的输出结果。

图11为CP电路和PFD电路级联时REF信号相位与DIV一致时的输出结果。

具体实施方式

该PFD和CP电路应用在整数分频锁相环路中，采用了TSMC 0.13um RF CMOS 1P8M工艺。电源电压为1.2V，CP电路电流为400uA。PFD和CP电路的具体实现方法如下。

在频率综合器中，由于输入的参考时钟的频率相对较低(48MHz)，因此可以采用三态鉴相器的结构，用标准的CMOS逻辑门实现。以UPB信号控制的开关为例(具体结构如图1所示)，其中M11管的宽长比是M9管的1/2，它的作用主要有两个，一是减小时钟馈通效应的影响，二是降低沟道电荷的注入效应。这就需要时钟信号UP、UPB、DN、DNB呈图2所示的对称反相特性，因此设计了图3所示的鉴频鉴相器。

其中Latch的作用是利用正反馈加UP、UPB、DN、DNB信号的逻辑转换速度，同时可以使UP和UPB、DN和DNB的时钟沿满足要求，使得UP和UPB、DN和DNB输出沿完全对称。而复位延迟单元可以对复位信号RST进行延时控制，以消除环路在锁定态的死区(Dead-zone)。

DFF_TSPC模块之后的电平恢复电路主要是为了避免上电时PFD电路的不确定状态，DFF_TSPC电路图如图4所示，由于复位延迟单元的影响，复位信号RST必须要经过一段延迟时间才能到达DFF_TSPC的输入端，那么在这段时间里，整个PFD的工作状态是无法确定的，此时，输出信号UP和UPB、DN和DNB会出现一个不确定的中间电压值，这个错误的电压值会影响到CP的正常工作，导致CP充放电出错。为了避免这一不确定状态的出现，在DFF_TSPC模块之后的反相器上加上一个小尺寸的PMOS管，利用正反馈起到电平恢复的作用，使得由DFF_TSPC模块引起的不确定的状态无法传递到后面的输出，就不会引起CP的错误。

图3所示的鉴频鉴相器中一共用到了两个图4所示的DFF_TSPC模块，REF信号连接到上面的DFF_TSPC电路的CLK输入端，DIV信号连接到下面的DFF_TSPC电路的CLK输入端，整个电路的RST信号分别连接到上下两个DFF_TSPC电路的RST输入端。

本发明中采用了开关管位于电流源漏极的单端电荷泵结构，电路原理图如图5所示。CP电路中一共用到了2个运放OPA1和OPA2，OPA1电路原理图如图6所示，它的主要作用是使得Vb电压和Vctr相等，最终使得Iref电流与Imain电流精确匹配，就可以得到高匹配性的充放电电流。OPA2电路原理图如图7所示，它的主要作用是箝位Vo电压值等于Vctr解决输出端的电荷分享问题。由于Vctr的幅度较大决定了这两个运放必须具有轨道轨的输入输出特性，由于CP对OPA2具有更高的增益要求，所以在实际的设计中为了减小设计复杂度，本发明中的OPA2具有与OPA1相同的电路结构，只不过是在OPA1的基础之上又增加了一级放大器，实现了高增益的两级运放OPA2的设计。OPA1的工作原理如下：M1和M2构成了轨到轨输入级的PMOS差分对管；M7和M8构成了NMOS差分对管，NMOS管M3～M6构成电平转换电路，通过适当选取M3～M6的管子尺寸可以确保输入级的跨导在可变的输入共模电平下保持恒定。

OPA1的Vin输入端连接图5CP电路中的Vctr，Vip输入端连接图5CP电路中的Vb，输出端OUT连接图5CP电路中的Vr。

OPA2的Vin输入端连接图5CP电路中的Vctr，Vip输入端连接图5CP电路中的Vo，输出端OUT连接图5CP电路中的Vo。

CP电路中开关管由导通到关闭的过程中，MOS管沟道中电荷会泄放到源极和漏极，引起端电压与理想情况相对的反向电压过冲。解决的方法是使用dummy管M11～M14，其尺寸为开关管的一半，帮助吸收沟道电荷。

此种类型的CP电路存在一个较大的电流尖峰的问题，在开关管打开的时候，会引起节点VB、VD处电压的下降，进而导致充放电电流出现一个大的尖峰，通常可以使用小尺寸的开关管来解决这个问题，不过随着开关管尺寸的下降，尾电流源管M4、M6会出现不饱和的现象，导致充放电电流值下降，所以4个开关管的尺寸设计存在一个折中考虑。但是即使采用小尺寸的开关管，电流尖峰的值仍然很大，此时减小开关管的尺寸意义并不是很大，所以本发明中采用了2个小尺寸的电阻R1、R2来很好地解决了这个问题。具体工作原理如下：在稳定工作情况下，VA、VB的电压应该是完全相等的，不过由于开关管的打开，VB的电压下降，VA的电压基本保持不变，此时通过电阻R1连接这两个节点，由于电压差的存在，电阻R1上会有电流流过，相当于此时通过节点VA给节点VB充电，极大地减小了VB下降的幅度，所以最终大大地减小了电流尖峰。VC、VD节点的分析类似。通过采用了电阻R1、R2就可以大大地减小电流尖峰，那么此时对于开关管的设计就容易了许多，就可以采用大尺寸的开关管来保证尾电流源管工作在饱和状态，实际上就是增大了CP的工作电压范围，而这一点对于整个PLL的锁定过程也是有利的。仿真结果表明该CP的正常工作范围可以从0.3V到1V左右。

Claims (3)

1.一种应用于整数分频锁相环路中的PFD及CP电路，其特征在于：

PFD电路采用4个Latch，使得输出信号UP和UPB、DN和DNB具有很好的对称性，以减小对CP电路的时钟馈通效应和电荷注入效应；另外采用2个小尺寸的PMOS管，以实现了电平恢复功能，解决UP、UPB、DN、DNB四路信号在电路刚上电时的不确定状态，避免CP的工作错误；

CP电路中采用2个轨到轨的恒定跨导运放，以解决电流失配、电荷分享的问题；采用4个dummy管，以解决电荷注入的问题；采用2个小尺寸电阻，以有效地降低充放电电流尖峰；

PFD电路输出的4路脉冲电压信号UP、UPB、DN、DNB分别送给CP的4路输入信号端UP、UPB、DN、DNB，最后在CP输出端Vctr得到LPF的电流控制信号，将这一电流控制信号转换为VCO的电压控制信号，用于控制VCO的振荡频率；其中PFD的输入信号REF是由晶振提供的48MHz参考信号，DIV信号来自经过VCO和Divider电路之后输出的反馈信号。

2.根据权利要求1所述的电路，其特征在于：

CP电路中一共用2个运放OPA1和OPA2，OPA1的主要作用是使Vb电压和Vctr相等，最终使Iref电流与Imain电流精确匹配，以得到高匹配性的充放电电流；OPA2的主要作用是箝位Vo电压值等于Vctr，以解决输出端的电荷分享问题；OPA2具有与OPA1相同的电路结构，只是在OPA1的基础之上增加了一级放大器，以实现高增益的两级运放OPA2的设计；

OPA1的Vin输入端连接CP电路中的Vctr，Vip输入端连接CP电路中的Vb，输出端OUT连接CP电路中的Vr。

OPA2的Vin输入端连接CP电路中的Vctr，Vip输入端连接CP电路中的Vo，输出端OUT连接CP电路中的Vo。

3.根据权利要求2所述的电路，其特征在于：在节点VA和VB之间，VC和VD之间分别设置小尺寸电阻R1和R2。

Images