CN101770950A - 轻掺杂漏极的形成方法 - Google Patents
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Abstract
本发明公开了一种轻掺杂漏极的形成方法，包括步骤：提供表面至少形成一个栅极结构的衬底；以所述栅极结构为掩膜，对所述衬底进行非晶化处理，形成非晶化区域；对所述非晶化区域进行磷注入处理；对所述非晶化区域进行共注入处理；进行快速热退火处理，在所述栅极结构两侧形成轻掺杂漏极。可以在降低器件的热预算的同时，维持较浅的结深，得到较好的器件电性能，对小尺寸器件的制作尤其有利。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种轻掺杂漏极的形成方法。
背景技术
半导体集成电路芯片的工艺制作利用批量处理技术，在同一硅衬底上形成大量各种类型的复杂器件，并将其互相连接以具有完整的电子功能。随着超大规模集成电路的迅速发展，芯片的集成度越来越高，元器件的尺寸越来越小，因器件的高密度、小尺寸引发的各种效应对半导体工艺制作结果的影响也日益突出。
以轻掺杂漏极(LDD，Light-Doped Drain)的形成为例。图1为说明现有的轻掺杂漏区的形成方法的器件剖面示意图，如图1所示，在硅衬底101上形成金属氧化物半导体(MOS，Metal-Oxide Semiconductor)器件的栅极102之后，以栅极102为掩膜，在栅极两侧的硅衬底的浅表面注入低能量离子，再利用快速热退火(RTA，Rapid Thermal Annealing)形成最终的LDD区105。
现有技术中，为防止因注入的离子的扩散而导致的结深过深的问题，通常会利用砷(As)作为NLDD的离子注入源。其原子量大，较难扩散，可以在结深较浅的情况下达到相当的离子浓度。
利用As作为离子注入源的问题在于其后进行的快速热退火所需的温度较高。而随着器件尺寸越来越小，对器件制作的要求也进一步提高，尤其当器件尺寸达到65nm技术结点以后，对制作过程中的热预算要求也更加严格，希望在制造过程中不再利用高温条件对器件进行处理。
于2008年6月25日公开的公开号为CN101207041A的中国专利申请为解决器件制作中的热预算问题，采用了将离子注入后的激活工艺温度限定为低于某特定温度的方式。但是，对于形成LDD区时注入的As而言，其原子量大，活性较差，注入后需要在较高温度下进行激活。如果因热预算要求而降低其的激活温度，将会出现器件性能变差，电阻值增大的现象。因此，现有技术中采用As作为NLDD的离子注入源的方法已无法满足小尺寸器件的制作要求。
发明内容
本发明提供一种轻掺杂漏极的形成方法，以改善现有的轻掺杂漏极在热预算较低时易出现的杂质激活不足的现象。
为达到上述目的，本发明提供的一种轻掺杂漏极的形成方法，包括步骤：
提供表面至少形成一个栅极结构的衬底；
以所述栅极结构为掩膜，对所述衬底进行非晶化处理，形成非晶化区域；
对所述非晶化区域进行磷注入处理；
对所述非晶化区域进行共注入处理；
进行快速热退火处理，在所述栅极结构两侧形成轻掺杂漏极。
其中，所述非晶化处理包括利用锗、硅或砷中的任一种或几种的组合进行非晶化离子注入处理的步骤，所述非晶化离子注入的能量可以大于5KeV，剂量大于1E14/cm2。
其中，所述非晶化处理可以包括步骤：
利用锗对所述衬底进行第一非晶化离子注入处理；
利用砷对所述衬底进行第二非晶化离子注入处理。
可选地，所述第一非晶化离子注入处理的能量大于5KeV，剂量大于1E14/cm2，所述第二非晶化离子注入处理的能量在1KeV至5KeV之间，剂量在1E13/cm2至2E15/cm2之间。
可选地，所述磷注入的能量在0.5KeV至5KeV之间，剂量在1E14/cm2至3E15/cm2之间。
可选地，所述共注入的注入源包含碳，且所述共注入的能量在2KeV至10KeV之间，剂量在1E14/cm2至3E15/cm2之间。
可选地，所述共注入的注入角度在0°至45°之间。
优选地，所述快速热退火的峰值温度在800℃至1000℃之间。
可选地，所述快速热退火达到峰值温度前的稳定时间在5至30秒之间，稳定温度在450℃至700℃之间。
可选地，所述快速热退火的温度上升速率在50℃/s至250℃/s之间。
优选地，所述在所述共注入处理之后，所述快速热退火处理之前，还包括步骤：
在所述栅极结构边缘的下方形成口袋型掺杂区。
或者，在所述在所述磷注入处理之后，所述共注入处理之前，还包括步骤：
在所述栅极结构边缘的下方形成口袋型掺杂区。
与现有技术相比，本发明具有以下优点：
本发明的轻掺杂漏极的形成方法，一方面改用易激活的磷(P)作为LDD区的离子注入源，降低了制作器件时的热预算；另一方面增加了共注入(co-implantation)步骤，抑制了P的瞬态增强扩散效应(TED，Transient Enhanced Diffusion)，有效防止了因P易扩散而导致的LDD结深变深的现象出现。此外，本发明的轻掺杂漏极的形成方法，还在注入P之前，增加了非晶化处理的步骤，其可以令衬底表面粗糙化，降低注入离子的穿隧效应(channeling)与TED效应。本发明的轻掺杂漏极的形成方法，可以在降低器件的热预算的同时，维持较浅的结深，得到较好的器件电性能，对小尺寸器件的制作尤其有利。
本发明的轻掺杂漏极的形成方法，在P注入后再进行共注入操作，令共注入步骤中所注入的离子深度分布更为均匀，更好地降低了空隙缺陷所引发的TED等效应，并令热退火处理后掺杂离子的分布更为理想，侧向边缘更为陡峭，进一步提高了器件的电性能。
附图说明
图1为说明现有的轻掺杂漏区的形成方法的器件剖面示意图；
图2为本发明具体实施例中的轻掺杂漏极形成方法的流程图；
图3至图7为说明本发明具体实施例中的轻掺杂漏极形成方法的器件剖面示意图；
图8为采用本发明具体实施例方法之前形成的器件的电性能测试结果；
图9为采用本发明具体实施例方法之后形成的器件电性能的测试结果。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
本发明的处理方法可以被广泛地应用于各个领域中，并且可利用许多适当的材料制作，下面是通过具体的实施例来加以说明，当然本发明并不局限于该具体实施例，本领域内的普通技术人员所熟知的一般的替换无疑地涵盖在本发明的保护范围内。
其次，本发明利用示意图进行了详细描述，在详述本发明实施例时，为了便于说明，表示器件结构的剖面图会不依一般比例作局部放大，不应以此作为对本发明的限定，此外，在实际的制作中，应包含长度、宽度及深度的三维空间尺寸。
现代集成电路制造中，与器件电性能密切相关的工艺步骤是离子注入。所谓离子注入利用离子注入设备将特定的杂质(Dopant)以离子加速的方式注入到半导体晶体内，实现对半导体的掺杂，进而改变其导电性能。传统的轻掺杂漏极形成方法中，常利用As作为NLDD的离子注入源，其原子量大，较难扩散，可以在结深较浅的情况下达到相当的离子浓度。但是，也正是因为As的这一特点，其激活所需的热退火温度较高，这与小尺寸器件的低热预算要求不符。
为此，本发明提出了一种新的轻掺杂漏极形成方法，改用了原子量较小的P作为NLDD的离子注入源，其激活所需的热退火温度较低，比较符合小尺寸器件的低热预算要求。另外，为了改善因P原子量较小易扩散而出现的结深不易控制的现象，本发明还在P注入后加入了一步共注入步骤。
下面通过具体实施例介绍本发明的轻掺杂漏极形成方法。
图2为本发明具体实施例中的轻掺杂漏极形成方法的流程图，图3至图7为说明本发明具体实施例中的轻掺杂漏极形成方法的器件剖面示意图，下面结合图2至图7对本发明的具体实施例进行详细介绍。
步骤201：提供表面至少形成一个栅极结构的衬底。
图3为本发明具体实施例中提供的衬底的剖面示意图，如图3所示，在硅衬底301上形成至少一个栅极结构，包括位于衬底301上的栅氧化层303(Gate Oxide)，位于栅氧化层303上的多晶硅栅极304。另外，在衬底301内还形成了位于各器件之间的、用于电隔离的浅沟槽隔离结构(STI，Shallow Trench Isolation)302。
步骤202：以所述栅极结构为掩膜，对所述衬底进行非晶化处理。
图4为本发明具体实施例中进行非晶化处理后的器件剖面示意图，如图4所示，本步非晶化处理后衬底表面的晶格结构被破坏，形成了粗糙的非晶化区域310，其可以降低后续注入的掺杂杂质的穿隧效应和TED效应。
本实施例中，该步非晶化处理是利用原子量较大的离子源，如锗、硅或砷中的任一种或几种的组合对衬底进行非晶化离子注入处理而实现的。为破坏硅衬底的晶格结构，其的注入能量与注入剂量应满足一定条件，如可以将注入的能量设置得大于5KeV，如5.5KeV、6KeV、8KeV或10KeV等；剂量设置得大于1E14/cm2，如1.2E14/cm2、1.5E14/cm2、2E14/cm2、5E14/cm2、8E14/cm2、1E15/cm2、1E16/cm2等。
在本发明的其它实施例中，该步非晶化处理还可以经多个步骤完成，如：
A、利用锗或硅对所述衬底进行第一非晶化离子注入处理。
本步中，将该第一非晶化离子注入处理的能量设置得大于5KeV，如为5.5KeV、6KeV、8KeV或10KeV等；剂量设置得大于1E14/cm2，如为1.2E14/cm2、1.5E14/cm2、2E14/cm2、5E14/cm2、8E14/cm2、1E15/cm2、1E16/cm2等，以破坏硅衬底表层的晶格结构。
B、利用砷对所述衬底进行第二非晶化离子注入处理。
本步中，可将第二非晶化离子注入处理的能量设置在1KeV至5KeV之间，如1KeV、2KeV、3KeV或5KeV等；剂量设置在1E13/cm2至2E15/cm2之间，如1E13/cm2、5E13/cm2、1E14/cm2、5E14/cm2、8E14/cm2、1E15/cm2、2E15/cm2等。本步中的As注入一方面可辅助性地用于破坏衬底表层的晶格结构，另一方面也可以在衬底表层实现少量的掺杂，使衬底表层的掺杂浓度更高，更有利于器件电性能的提高。
步骤203：对所述非晶化区域进行磷注入处理。
图5为本发明具体实施例中进行磷注入处理后的器件剖面示意图，如图5所示，以栅极结构为掩膜，利用离子注入工艺对非晶化区域310进行磷注入处理，以在硅衬底301内掺入N型杂质311——提供额外的电子的施主(donor)。本实施例中，本步以掺杂为目的的磷注入的能量设置在0.5KeV至5KeV之间，如0.5KeV、1KeV、2KeV、3KeV或5KeV等；剂量在1E14/cm2至3E15/cm2之间，如1E14/cm2、5E14/cm2、8E14/cm2、1E15/cm2、2E15/cm2、3E15/cm2等。
因P的原子量较小，其在后续进行激活时所需的温度较低，可以有效降低器件生产的热预算。但是，P较易扩散，在后续的快速热退火过程中会因扩散快而使得结深较深，对小尺寸器件尤为不利。
另外，本步P注入的过程中，因掺杂杂质P撞击衬底晶格而会产生大量的空隙缺陷(interstirial defects)，这些空隙缺陷在后续进行快速退火时会成为掺杂杂质扩散的路径，进一步增加P扩散的速度，即产生瞬态增强扩散效应(TED，Transient Enhanced Diffusion)。该TED效应除加深结深外，也会使侧向掺杂杂质分布不陡峭，令器件出现严重的短沟道效应。
为改善上述问题，本实施例中在磷注入后加入了共注入处理步骤。
步骤204：对所述非晶化区域进行共注入处理。
图6为本发明具体实施例中进行共注入处理后的器件剖面示意图，如图6所示，以栅极结构为掩膜，利用离子注入工艺对非晶化区域310进行共注入处理。本实施例中的共注入处理采用碳(C)作为注入源，在硅衬底301内注入了碳312。
为达到较好的抑制杂质扩散的作用，本步共注入处理可以以0°至45°之间的倾斜角度注入碳，如0°、10°、20°、30°、45°等。当以非0°角进行注入时，为使注入效果更为均匀一致，还可以在注入过程中对衬底进行四次旋转的操作。
本实施例中，对本步注入的具体工艺条件进行了优化，如，将共注入的能量设置在2KeV至10KeV之间，如2KeV、4KeV、6KeV、8KeV或10KeV等；剂量在1E14/cm2至3E15/cm2之间，如1E14/cm2、5E14/cm2、8E14/cm2、1E15/cm2、2E15/cm2、3E15/cm2等。
本步共注入过程中注入能与空隙形成键结的碳，其有效降低了因空隙缺陷造成的TED效应，抑制了P在后续快速热退火过程中的扩散，实现了结深较浅，且侧向分布陡峭的杂质分布情况，提高了器件的电性能。
本实施例中，采用了碳作为本步共注入的注入源，在本发明的其它实施例中，也可以采用氟或氮等其它物质作为本步共注入的注入源，其也可以在一定程度上抑制P的扩散，改善器件的电性能。
本实施例中，先进行了P注入，再进行了共注入，其可以令共注入时注入的C的分布更为均匀，更好地在后续的快速热退火过程中起到抑制P扩散的作用。但在本发明的其它实施例中，也允许先进行共注入，再进行P注入，其同样可以在一定程度上抑制P的扩散，改善器件的电性能。
另外，还可以在本步共注入操作之前或之后，增加一步口袋型离子注入操作，以在所述栅极结构边缘的下方形成口袋型掺杂区(图中未示出)，该步口袋型离子注入可以采用硼(B)、BF2或In作为注入源，采用倾斜的方式注入，以达到抑制短沟道效应的目的。由于本实施例中加入了共注入步骤，在后续的快速热退火过程中，该步形成口袋型掺杂区时所注入的离子的扩散也可以得到有效抑制，进一步改善了器件的电性能。
步骤205：进行快速热退火处理，在所述栅极结构两侧形成轻掺杂漏极。
本实施例中，为了减小小尺寸器件制作过程中的热预算，采用了P作为LDD区的掺杂剂，其激活所需的温度较低，所以本步快速热退火处理在设置时可以采用较低的温度，即可达到激活硅衬底301内的P杂质的目的。
具体地，为实现在较低温度下较好地激活P杂质，本实施例中的本步快速热退火的条件设置如下：本步快速热退火的峰值温度设置在800℃至1000℃之间，如为800℃、850℃、900℃、920℃、950℃、980℃、990℃或1000℃等。温度上升的速率可以设置在50℃/s至250℃/s之间，如为50℃/s、80℃/s、100℃/s、120℃/s、150℃/s、180℃/s、200℃/s或250℃/s等。
为使温度上升的过程较为稳定，以较低的峰值温度达到较好的退火效果，本实施例中，还在温度上升至达到峰值温度之前，还设置了一个稳定温度，其的温度可以设置在450℃至700℃之间，如为450℃、500℃、550℃、580℃、600℃、630℃、650℃或700℃等，稳定的时间可以在在5至30秒之间，如为5秒、10秒、15秒、20秒、25秒或30秒等。
由于本实施例中采用激活温度较低的P作为LDD区的掺杂源，并在快速热退火处理之前加入了共注入处理，抑制了P的扩散，其可以在上述较低的快速热退火温度的设置条件下(传统的采用As作为掺杂源形成LDD区的方法中，该步快速热退火的温度至少需设置在1000℃以上)，以较低的热预算形成形状较为理想的轻掺杂漏极，提高了器件的电性能。
图7为本发明具体实施例中进行快速热退火处理后的器件剖面示意图，如图7所示，在栅极两侧的硅衬底301内形成了轮廓较为理想的轻掺杂漏极308，其结深较浅、边缘也较为陡峭。另外，本步快速热退火还可以令非结晶区域310再结晶，衬底表面恢复得较为光滑。
图8为采用本发明具体实施例方法之前形成的器件的电性能测试结果，图9为采用本发明具体实施例方法之后形成的器件电性能的测试结果。图8和图9中的横坐标为器件的饱和漏电流IDSAT，其随着器件特征尺寸的减小而增大，纵坐标为器件的开启电压Vt。图8和图9中的矩形数据点为理想情况下的拟合数据点，曲线为理想情况下的拟合曲线。当器件尺寸较大时，该曲线主要体现出TED效应，当器件尺寸较小时，该曲线主要体现出短沟道效应。
图8中的三角形数据点为采用传统的注入As形成轻掺杂漏极的方法形成的器件电性能测试结果，如图8所示，其测试结果远远偏离了理想情况。图9中的三角形数据点为采用本发明具体实施例中方法形成轻掺杂漏极的器件电性能测试结果，如图9所示，其测试结果基本与理想情况相符，可见，与传统的采用As形成LDD区的方法相比，采用本发明具体实施例方法形成LDD区的器件电性能有了明显的提高。
本发明的轻掺杂漏极的形成方法，可以在降低器件的热预算的同时，维持较浅的结深，得到较好的器件电性能，对小尺寸器件的制作尤其有利。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (14)
1.一种轻掺杂漏极的形成方法，其特征在于，包括步骤：
提供表面至少形成一个栅极结构的衬底；
以所述栅极结构为掩膜，对所述衬底进行非晶化处理，形成非晶化区域；
对所述非晶化区域进行磷注入处理；
对所述非晶化区域进行共注入处理；
进行快速热退火处理，在所述栅极结构两侧形成轻掺杂漏极。
2.如权利要求1所述的形成方法，其特征在于：所述非晶化处理包括利用锗、硅或砷中的任一种或几种的组合进行非晶化离子注入处理的步骤。
3.如权利要求2所述的形成方法，其特征在于：所述非晶化离子注入的能量大于5KeV，剂量大于1E14/cm2。
4.如权利要求1所述的形成方法，其特征在于：所述非晶化处理包括步骤：
利用锗对所述衬底进行第一非晶化离子注入处理；
利用砷对所述衬底进行第二非晶化离子注入处理。
5.如权利要求4所述的形成方法，其特征在于：所述第一非晶化离子注入处理的能量大于5KeV，剂量大于1E14/cm2，所述第二非晶化离子注入处理的能量在1KeV至5KeV之间，剂量在1E13/cm2至2E15/cm2之间。
6.如权利要求1或4所述的形成方法，其特征在于：所述磷注入的能量在0.5KeV至5KeV之间，剂量在1E14/cm2至3E15/cm2之间。
7.如权利要求6所述的形成方法，其特征在于：所述共注入的注入源包含碳。
8.如权利要求7所述的形成方法，其特征在于：所述共注入的能量在2KeV至10KeV之间，剂量在1E14/cm2至3E15/cm2之间。
9.如权利要求8所述的形成方法，其特征在于：所述共注入的注入角度在0°至45°之间。
10.如权利要求1所述的形成方法，其特征在于：所述快速热退火的峰值温度在800℃至1000℃之间。
11.如权利要求10所述的形成方法，其特征在于：所述快速热退火达到峰值温度前的稳定时间在5至30秒之间，稳定温度在450℃至700℃之间。
12.如权利要求11所述的形成方法，其特征在于：所述快速热退火的温度上升速率在50℃/s至250℃/s之间。
13.如权利要求1所述的形成方法，其特征在于：所述在所述共注入处理之后，所述快速热退火处理之前，还包括步骤：
在所述栅极结构边缘的下方形成口袋型掺杂区。
14.如权利要求1所述的形成方法，其特征在于：所述在所述磷注入处理之后，所述共注入处理之前，还包括步骤：
在所述栅极结构边缘的下方形成口袋型掺杂区。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING Effective date: 20121116 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20121116 Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Patentee after: Semiconductor Manufacturing International (Shanghai) Corporation Patentee after: Semiconductor Manufacturing International (Beijing) Corporation Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Patentee before: Semiconductor Manufacturing International (Shanghai) Corporation |