CN101699561A - 用于亚阈值存储单元阵列的位线漏电流补偿电路 - Google Patents

Abstract

一种用于亚阈值存储单元阵列的位线漏电流补偿电路，设置第一、第二两补偿晶体管的源端均连接电源电压，栅端与各自的体端连接并分别与第一、第二屏蔽传输门的输入端连接作为位线端及位线的非端，第一、第二两补偿晶体管的漏端分别连接第一、第二屏蔽传输门的输出端并分别同时连接第一、第二逻辑存储电容后接地；第一、第二屏蔽传输门中各自PMOS管的体端与栅端相连，分别作为各自屏蔽传输门的控制端，第一、第二屏蔽传输门中各自NMOS管的体端与栅端相连，分别作为各自屏蔽传输门的互补控制端，第一、第二屏蔽传输门中各自的PMOS管的源端与NMOS管的漏端相连至各自的输入端，PMOS管的漏端与NMOS管的源端相连至各自的输出端，第一、第二预充平衡晶体管的源端均连接电源电压，漏端分别与位线及位线的非端连接；第三预充平衡晶体管的源漏端分别接位线和位线的非端；第一、第二、第三3个预充平衡晶体管的栅端连接在一起并连接到预充平衡信号。

Description

用于亚阈值存储单元阵列的位线漏电流补偿电路

技术领域

本发明涉及亚阈值工作区域下的存储单元，尤其是一种用于亚阈值存储单元阵列的位线漏电流补偿电路，主要用于补偿同一位线上存储单元的漏电流，根据互补位线上存储单元的内部信息，动态平衡互补位线上的漏电流，避免了位线逻辑受位线上串联存储单元数据的干扰，使得位线逻辑仅受选中存储单元开启电流的影响，从而增强选中存储单元开启电流对位线摆幅的影响，使得在亚阈值设计中同一位线上串联大量存储单元成为可能，从而增强存储单元阵列容量和密度。

背景技术

存储单元阵列是现代数字系统的重要组成部分，也是系统设计的功耗瓶颈。市场对各种便携式设备需求的不断提高对存储单元阵列的降低功耗技术提出了更高的要求。亚阈值设计是当前超低功耗设计的热门。通过降低电源电压(Vdd)进入电路的亚阈值区域——Vdd小于阈值电压(Vth)，使得系统工作在电路的线性区，进而显著降低系统的动态、静态功耗。亚阈值存储单元阵列的设计更是凸显了亚阈值设计的低功耗优越性。但是在具体的实现过程中该设计也引入了一系列问题：1)开启、关断电流比(Ion/Ioff)较小——正常的设计中开启、关断电流比(Ion/Ioff)大致为10⁷，而在亚阈值设计中该值仅为10³-10⁴；2)同一位线串联的存储单元数受限，以致存储单元阵列的容量受限，面积损耗大；3)读周期中位线摆幅较小，敏感放大器的检测容限较小；4)性能易受工艺偏差的影响等。问题的关键点是由于亚阈值区域内位线上未被选中逻辑单元匹配管的漏电流对存储单元阵列的影响远远大于相应条件下它在超阈值区域的影响，而且该影响会在工艺偏差的影响下进一步恶化。如果没有留有足够的冗余度(位线上串联存储单元数大于一定限度)，被选中单元的开启电流可能会被累积的未被选中存储单元的漏电流干扰，以致后续电路无法识别正确的逻辑，造成存储单元的读写失效(图1)。考虑到工艺偏差及后续敏感放大器的偏置电压，单个位线上存储单元数会被进一步限制。目前的亚阈值区域的存储单元阵列设计倾向于两种设计方式：1)仔细计算各种工艺角内晶体管开启电流和关断电流的比例关系，严格控制同一位线上串联的存储单元的数目；2)在存储单元内部加上漏电流补偿逻辑，无论存储单元内部的存储信息如何，均增加从电源到地的漏电流通路。但是存储单元阵列是大容量逻辑部件，对设计密度有着较高的要求，上面两种方法都不能有效的解决存储单元阵列芯片面积消耗过大的问题。

发明内容

本发明的目的是克服现有技术之缺陷，根据亚阈值区域内电路具有的特性，针对亚阈值存储电路面临的关键问题，提供了一种用于亚阈值存储单元阵列的位线漏电流补偿电路，以补偿位线漏电流，从而增加同一位线上串联的存储单元数目，提高亚阈值存储单元阵列容量和密度的位线漏电流补偿电路。

本发明采用如下技术方案：

一种用于亚阈值存储单元阵列的位线漏电流补偿电路，其特征在于：设置两个PMOS管分别作为第一补偿晶体管及第二补偿晶体管；设置三个PMOS管分别作为第一预充平衡晶体管、第二预充平衡晶体管及第三预充平衡晶体管；设置一个PMOS管和NMOS管构成第一屏蔽传输门，设置另一个PMOS管和NMOS管构成第二屏蔽传输门；设置两个电容分别作为第一逻辑存储电容、第二逻辑存储电容；其中：

第一、第二两补偿晶体管的源端均连接电源电压，第一、第二两补偿晶体管的栅端与各自的体端连接并分别与第一、第二屏蔽传输门的输入端连接作为存储单元阵列的位线端及位线的非端，第一、第二两补偿晶体管的漏端分别连接第一、第二屏蔽传输门的输出端并分别同时连接第一、第二逻辑存储电容后接地；第一、第二屏蔽传输门中各自PMOS管的体端与栅端相连，分别作为第一、第二屏蔽传输门的控制端，用于各自补偿控制信号的输入；第一、第二屏蔽传输门中各自NMOS管的体端与栅端相连，分别作为第一、第二屏蔽传输门的互补控制端，用于各自补偿控制信号的非端输入；第一屏蔽传输门中的PMOS管的源端与NMOS管的漏端相连至该屏蔽传输门的输入端，第一屏蔽传输门中的PMOS管的漏端与NMOS管的源端相连至该屏蔽传输门的输出端；同理，第二屏蔽传输门中的PMOS管的源端与NMOS管的漏端相连至该屏蔽传输门的输入端，第二屏蔽传输门中的PMOS管的漏端与NMOS管的源端相连至该屏蔽传输门的输出端；第一、第二预充平衡晶体管的源端均连接电源电压，第一、第二预充平衡晶体管的漏端分别与位线及位线的非端连接；第三预充平衡晶体管的源漏端分别接位线和位线的非端；第一、第二、第三3个预充平衡晶体管的栅端连接在一起并连接到预充平衡信号。

与现有技术相比，本发明具有以下优点及显著效果：

(1)记录初始状态下互补位线上的逻辑电压值，并将其分别存储在第一逻辑存储电容、第二逻辑存储电容中，在具体的读写操作时，将第一逻辑存储电容、第二逻辑存储电容存储的互补位线上的逻辑电压值确定第一补偿晶体管、第二补偿晶体管的栅端和漏端的电位差，动态控制电源电压Vdd向互补位线对上充电的大小，补偿亚阈值区域内位线上未选中存储单元的漏电流对位线逻辑的影响。

(2)处于亚阈值区域电路的漏电流对信号的补偿影响也较大，所以本电路的第一、第二补偿晶体管、第一、第二屏蔽传输门采用栅端与体端连接的连接方式，使得：1)开启状态时，晶体管阈值电压较小，开启电流大；2)关断状态时，阈值电压与常规连接方式连接晶体管的阈值电压相同，从而导致关断电流等电气性能均相同。在这种设计模式下，本发明的开启、关断电流比(Ion/Ioff)增强，削弱了漏电流在本补偿电路中的影响。

(3)处于亚阈值区域电路受工艺偏差的影响较大，本发明的每根位线具有完整的一套检测补偿电路：第一补偿晶体管、第一屏蔽传输门、第一逻辑存储电容检测位线(BL)上平衡时需要补偿的漏电流大小，存储该信息，再读写操作过程中根据此信息补偿漏电流；相应的第二补偿晶体管、第二屏蔽传输门、第二逻辑存储电容检测并补偿位线的非(BL)上的漏电流状态。

(4)本发明面积消耗小。与在存储单元内部增加补偿电路相比，一列存储单元阵列仅需一个补偿电路即可达到屏蔽存储单元阵列上累积的漏电流的效果，面积消耗大为减小。

(5)时序控制信号简单，避免了处于亚阈值区电路的延时偏差较大引入的错误。

(6)应用于亚阈值区电路设计，具有功耗低的显著特点。

(7)本发明的工艺容忍度优势较为明显。蒙特卡罗分析表明采用本发明可以稳定减小位线存储单元漏电流。

(8)本发明工作在亚阈值区域能够通过自动补偿位线漏电流对位线逻辑的影响，把存储单元阵列的容量和密度提高几倍，特别适用于有大容量、高密度需求的亚阈值超低功耗存储单元阵列。

附图说明

图1是一列亚阈值存储阵列的逻辑框图及最差情况下位线漏电流的影响示意图；

图2是本发明亚阈值存储单元阵列位线漏电流电路结构图；

图3是已配合的补偿电路与预充/平衡电路控制时序及波形图；

图4是采用本发明的互补位线波形图以及未采用本发明的互补位线波形图的比较以及他们的控制信号。

具体实施方式

参照图2，本发明一种亚阈值存储单元阵列的位线漏电流补偿电路，由第一补偿晶体管P1、第二补偿晶体管P2、第一预充平衡晶体管P3、第二预充平衡晶体管P4、第三预充平衡晶体管P5、第一屏蔽传输门T1、第二屏蔽传输门T2，以及第一逻辑存储电容CAP1、第二逻辑存储电容CAP2组成，第一补偿晶体管P1的源端与第二补偿晶体管P2的源端连接并接电源电压，第一补偿晶体管P1的栅端与第一屏蔽传输门T1的输入端连接并作为存储单元阵列的位线端，第二补偿晶体管P2的栅端与第二屏蔽传输门T2的输入端连接并作为存储单元阵列的位线的非端，第一补偿晶体管P1的体端与栅端相连，第一补偿晶体管P1的漏端与第一逻辑存储电容CAP1的一端连接并与第一屏蔽传输门T1的输出端连接，所述第一逻辑存储电容CAP1的另一端接地，第二补偿晶体管P2的体端与栅端相连，第二补偿晶体管P2的漏端与第二逻辑存储电容CAP2的一端连接并与第二屏蔽传输门T2的输出端连接，所述第二逻辑存储电容CAP2的另一端接地，所述第一屏蔽传输门T1及第二屏蔽传输门T2的控制端comp用于控制信号的输入，所述第一屏蔽传输门T1及第二屏蔽传输门T2的互补控制端comp用于补偿控制信号的非输入。第一预充平衡晶体管P3的源端连接电源电压Vdd，漏端与位线BL连接，第二预充平衡晶体管P4源端连接电源电压Vdd，漏端与位线的非BL连接，第三预充平衡晶体管P5的源漏端分别接位线BL和位线的非BL，第一预充平衡晶体管P3、第二预充平衡晶体管P4、第三预充平衡晶体管P5的栅端连接在一起，并连接到预充平衡信号eq。

本发明的补偿控制信号comp应与预充平衡信号eq配合使用(图3)。在TA周期，控制信号comp使能，传输门T1/T2开启。这样互补位线对上初始状态的逻辑信息存储到电容CAP1和CAP2上。在这个周期，由于位线上存储单元存储信息的不同，互补位线对上的电压信息也会不同且为处于电源电压Vdd和地gnd中间的某个值。在TB周期控制信号comp失效，系统进入预充和平衡周期，互补的位线对都被预充到电源电压Vdd，且由于该时间周期较短，屏蔽传输门T1、T2处于关断状态，位线上的逻辑电压的变化对电容存储信息的变化不大。需要注意的是，虽然从理论的角度，当系统从TA周期向TB周期转化时，comp的上升沿，电容对位线逻辑信息的存储结束可以直接紧跟eq的下降沿同时提升互补位线对上的逻辑信息，使能存储单元阵列进入预充周期。但是在实际设计中，考虑到工艺容忍度的需求，本设计的时序电路在comp的上升沿和eq的下降沿之间留有一定的余度。eq的上升沿意味着TC周期的开始。在TC周期，存储单元阵列进入读/写周期，此时由于本发明电容上电压的存在使得上拉晶体管的(P1，P2)的栅端，源端，漏端的电位与TA周期相同，根据公式1

$I_{\mathrm{sub}\_p}=I_{\mathrm{sub}\_P}\·e^{\frac{-(V_{\mathrm{GS}}-V_{\mathrm{th}}+\mathrm{\η}{V}_{\mathrm{DS}}-\mathrm{\γ}{V}_{\mathrm{SB}})}{{\mathrm{nV}}_T}}(1-e^{\frac{\left(V_{\mathrm{DS}}\right)}{V_T}})$ (公式1)

其中n是亚阈值摆幅参数，η是DIBL参数，γ是体效应参数，VT是热电压，室温下其值大约等于26mV，I_{sub_N(P)}是Vth为0是的饱和电流。上拉晶体管(P1，P2)能稳定输出等效于TA周期的电流，即补偿电流。

图4模拟了在400mV下一列上串联256个存储单元的最差情况(被选中存储单元内存储的信号为“1”，其余未被选中单元的存储信号为“0”，即：位线漏电流最大的情况)下，位线漏电流对位线摆幅的影响。从图上可以看出，未采用补偿电路的互补位线对上的位线差受存在漏电流影响而变小，仅为18.4mV。采用补偿电路后，互补位线对上的位线差由原来的18.4mV上升至151.2mV。这样后续的敏感放大器具有足够的检测容限，检测到正确的读出数据。测试结果表明，一列上串联512个存储单元的最差情况下采用本发明的亚阈值存储单元阵列仍可以正常工作。即采用本发明的存储单元阵列可以补偿未选中存储单元上的漏电流对位线电位的影响，使得亚阈值存储单元阵列能够支持更多的存储单元，采用本发明的亚阈值存储单元阵列的容量和密度可以得到增强。

Claims (1)

1.一种用于亚阈值存储单元阵列的位线漏电流补偿电路，其特征在于：设置两个PMOS管分别作为第一补偿晶体管及第二补偿晶体管；设置三个PMOS管分别作为第一预充平衡晶体管、第二预充平衡晶体管及第三预充平衡晶体管；设置一个PMOS管和NMOS管构成第一屏蔽传输门，设置另一个PMOS管和NMOS管构成第二屏蔽传输门；设置两个电容分别作为第一逻辑存储电容、第二逻辑存储电容；其中：

第一、第二两补偿晶体管的源端均连接电源电压，第一、第二两补偿晶体管的栅端与各自的体端连接并分别与第一、第二屏蔽传输门的输入端连接作为存储单元阵列的位线端及位线的非端，第一、第二两补偿晶体管的漏端分别连接第一、第二屏蔽传输门的输出端并分别同时连接第一、第二逻辑存储电容后接地；第一、第二屏蔽传输门中各自PMOS管的体端与栅端相连，分别作为第一、第二屏蔽传输门的控制端，用于各自补偿控制信号的输入；第一、第二屏蔽传输门中各自NMOS管的体端与栅端相连，分别作为第一、第二屏蔽传输门的互补控制端，用于各自补偿控制信号的非端输入；第一屏蔽传输门中的PMOS管的源端与NMOS管的漏端相连至该屏蔽传输门的输入端，第一屏蔽传输门中的PMOS管的漏端与NMOS管的源端相连至该屏蔽传输门的输出端；同理，第二屏蔽传输门中的PMOS管的源端与NMOS管的漏端相连至该屏蔽传输门的输入端，第二屏蔽传输门中的PMOS管的漏端与NMOS管的源端相连至该屏蔽传输门的输出端；第一、第二预充平衡晶体管的源端均连接电源电压，第一、第二预充平衡晶体管的漏端分别与位线及位线的非端连接；第三预充平衡晶体管的源漏端分别接位线和位线的非端；第一、第二、第三3个预充平衡晶体管的栅端连接在一起并连接到预充平衡信号。

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