CN101689866B - 低密度奇偶校验卷积码编码器和低密度奇偶校验卷积码解码器 - Google Patents

低密度奇偶校验卷积码编码器和低密度奇偶校验卷积码解码器 Download PDF

Info

Publication number
CN101689866B
CN101689866B CN2008800215152A CN200880021515A CN101689866B CN 101689866 B CN101689866 B CN 101689866B CN 2008800215152 A CN2008800215152 A CN 2008800215152A CN 200880021515 A CN200880021515 A CN 200880021515A CN 101689866 B CN101689866 B CN 101689866B
Authority
CN
China
Prior art keywords
sequence
weighting
ldpc
bit
unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2008800215152A
Other languages
English (en)
Other versions
CN101689866A (zh
Inventor
冈村周太
村上丰
折桥雅之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Corp of America
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN101689866A publication Critical patent/CN101689866A/zh
Application granted granted Critical
Publication of CN101689866B publication Critical patent/CN101689866B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1111—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/1154—Low-density parity-check convolutional codes [LDPC-CC]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/23—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using convolutional codes, e.g. unit memory codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/23—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using convolutional codes, e.g. unit memory codes
    • H03M13/235—Encoding of convolutional codes, e.g. methods or arrangements for parallel or block-wise encoding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/635—Error control coding in combination with rate matching
    • H03M13/6362—Error control coding in combination with rate matching by puncturing

Landscapes

  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Error Detection And Correction (AREA)

Abstract

公开了削减进行LDPC-CC(Low-Density Parity-Check Convolutional Codes：低密度奇偶校验卷积码)编码和解码所需的终止序列的量，抑制传输效率的劣化，并且进行纠错编码和纠错解码的LDPC-CC编码器和LDPC-CC解码器。在LDPC-CC编码器(400)中，加权控制单元(470)存储以LDPC-CC校验矩阵(100)为基准的加权图案(475)以及以变形了LDPC-CC校验矩阵(100)所得的校验矩阵(300)为基准的加权图案(476)，在输入比特为信息序列时，使用加权图案(475)，在输入比特为终止序列时，使用使与校验比特v2，t相乘的加权值为0的加权图案(476)，控制与多个移位寄存器(410-1至410-M以及430-1至430-M)的输出相乘的权重。

Description

低密度奇偶校验卷积码编码器和低密度奇偶校验卷积码解码器
技术领域
本发明涉及LDPC-CC(Low-Density Parity-Check Convolutional Code，低密度奇偶校验卷积码)编码器、发送装置和LDPC-CC解码器，特别涉及利用LDPC-CC编码进行纠错编码的LDPC-CC编码器和LDPC-CC解码器。 
背景技术
近年来，作为以能够实现的电路规模发挥较高的纠错能力的纠错码，低密度奇偶校验(LDPC：Low-Density Parity-Check)码备受瞩目。由于其较高的纠错能力以及安装的简便性，在IEEE802.11n的高速无线LAN(Local Area Networks，局域网)系统或数字播放系统等的纠错编码方式中采用了LDPC码。 
LDPC码为以低密度的(矩阵中包含的1的元素数远少于0的元素数)奇偶校验矩阵定义的纠错码。LDPC码为具有与校验矩阵的列数N相等的块长度的块码(block code)。 
但是，当前的许多通信系统具有以下特征，即如以太网(Ethernet)(注册商标)那样，基于可变长度的分组或帧进行通信。在将块码即LDPC码适用于这样的系统时，例如产生以下问题，即如何使固定长度的LDPC码的块(block)对应于可变长度的以太网(注册商标)的帧。在采用了LDPC码的无线LAN的标准即IEEE802.11n中，将填充(padding)或删截(puncture)等适用于发送信息序列，调节发送信息序列的长度和LDPC码的块长度。但是，存在以下问题，即因填充和删截而产生编码率的变化或者需要发送冗余的序列。 
相对于这样的块码的LDPC码(以下，记为“LDPC-BC：Low-Density Parity-Check Block Code”)，正在研究能够对任意长度的信息序列进行编码和解码的LDPC-CC(参照非专利文献1)。 
LDPC-CC为以低密度的奇偶校验矩阵定义的卷积码。 
图1表示一例编码率R＝1/2(＝b/c)的LDPC-CC的奇偶校验矩阵H[0、n] T。 
在LDPC-CC中，校验矩阵H[0，n] T的元素h1 (m)(t)和h2 (m)(t)取0或1。另外，校验矩阵H[0，n] T中包含的h1 (m)(t)和h2 (m)(t)以外的元素都是0。在该图中，M表 示LDPC-CC中的存储长度，n表示发送信息序列的长度。如图1所示，LDPC-CC的校验矩阵具有以下特征，即仅在矩阵的对角项和其附近的元素配置1，矩阵的左下和右上的元素是0，其是平行四边形的矩阵。 
这里，若表示编码率R＝1/2(＝b/c)的例子，则在h1 (0)(t)＝1和h2 (0)(t)＝1时，根据图1的校验矩阵H[0，n] T，通过式(1)和式(2)进行LDPC-CC的编码。 
v1，t＝ut    ...(1) 
v 2 , t = Σ i = 0 M h 1 ( i ) ( t ) u t - i + Σ i = 1 M h 2 ( i ) ( t ) v 2 , t - i . . . ( 2 )
另外，ut表示发送信息序列，v1，t和v2，t表示发送码字序列。 
图2表示一例进行式(1)和式(2)的LDPC-CC编码器的主要结构。如图2所示，LDPC-CC编码器10所采用的结构，包括：移位寄存器11-1至11-M和移位寄存器14-1至14-M、加权乘法器12-0至12-M和加权乘法器13-0至13-M、mod2加法(异或运算)器15、比特数计数器16、以及加权控制单元17。 
移位寄存器11-1至11-M和移位寄存器14-1至14-M分别为保持v1，t-i和v2，t-i(i＝0，...，M)的寄存器，在下一个输入进来的定时，将所保持的值传送到右边相邻的移位寄存器，并新保持从左边相邻的移位寄存器传送来的值。 
加权乘法器12-0至12-M和加权乘法器13-0至13-M根据从加权控制单元17输出的控制信号，将加权值切换为0或1。加权控制单元17基于从比特数计数器16输出的计数值、以及以加权控制单元17内保持的校验矩阵为基准的加权图案，将该定时的h1 (m)(t)和h2 (m)(t)的值传送到加权乘法器12-0至12-M和加权乘法器13-0至13-M。mod2加法器15对加权乘法器12-0至12-M和加权乘法器13-0至13-M的输出进行mod2加法运算，计算v2，t。比特数计数器16对所输入的发送信息序列的比特数进行计数。 
通过采用这样的结构，LDPC-CC编码器10能够进行基于校验矩阵的LDPC-CC编码。 
LDPC-CC编码器具有以下特征，即与进行生成矩阵的乘法运算的编码器的电路或进行基于后退代入法或前进代入法的运算的LDPC-BC编码器相比，能够以非常简单的电路来实现。另外，由于LDPC-CC是卷积码，所以能够对任意长度的信息序列进行编码，而无需将发送信息序列划分为固定长度的块来进行编码。 
与LDPC-BC同样地，能够基于校验矩阵，将Sum-product(和积)算法适用于LDPC-CC的解码。因此，无需使用BCJR(Bahl，Cocke，Jeinek，Raviv)算法或维特比算法那样的、基于最大似然序列估计的解码算法，通过低处理延迟，能够完成解码处理。另外，在非专利文献1中，提出了活用在平行四边形的形上配置1的校验矩阵的形的、管道型的解码算法。 
表示了在相等的参数即解码器的电路规模相等的情况下，比较LDPC-CC和LDPC-BC的解码特性时，LDPC-CC的解码特性较佳(参照非专利文献1)。 
在LDPC-CC中，以任意长度n结束编码时，在接收端的解码器中对接收码字序列进行解码时，为了使Sum-product解码中的后部的2M比特的概率传播与其他比特相等，需要的是对n以后的发送信息序列进行编码所得的码字和编码结束时的移位寄存器的状态。 
但是，仅对发送信息序列单纯地进行编码，编码结束时的编码器的移位寄存器的状态取决于发送信息序列，所以在接收端进行解码时难以唯一地决定其状态。 
在这样的情况下，若在接收端基于接收码字进行解码处理，则发生以下现象，即解码后所得的接收信息序列的靠近末端的一方，尤其是后部2M比特中差错增加。 
为了避免这样的差错，需要对发送信息序列进行唯一地决定编码的结束状态的终止处理(termination)。 
在IEEE802.11a基准的卷积码中，通过将被称为尾部比特(tail bit)的、与编码器的移位寄存器相同数(六个)的0比特附加到发送信息序列的后部并进行编码，进行终止处理。由此，能够在尾部比特输入结束时，使编码器的移位寄存器的状态为全零。另外，在接收端进行解码处理时需要在输入尾部比特时被输出的码字，所以其与发送码字一起发送到接收端。 
在LDPC-CC的情况下，如式(1)所示，为了求码字v2，t，需要以往的M时刻的码字v2，t-i，所以LDPC-CC编码器中包括保持以往的M时刻的码字v2，t-i的移位寄存器。通过使发送信息序列的末端为长度M的全零的序列(终止)，能够使保持发送信息序列的寄存器为全零状态，但存在以下问题，即仅进行该终止处理，却难以使保持码字v2，t-i的移位寄存器为全零状态。 
在非专利文献2中，提出了通过将不是全零的终止序列附加到发送信息序列的后部之后进行编码，使编码结束时的移位寄存器的状态为全零的终止 处理。 
在非专利文献2所提出的终止处理中，如式(3)那样地定义发送码字序列。式(3)为编码率R＝1/2时的例子。在式(3)中，v1×2n为对长度n的信息序列进行卷积编码所得的长度2n的码字序列，x1×2L为对长度L的终止序列进行编码所得的终止码字序列，01×2M为长度2M的0序列。 
[v1×2n，x1×2L，01×2M]H′2(n+L+M)×(n+L+M)＝01×(n+L+M)...(3) 
这里，终止序列x1×2L通过式(4)和式(5)来决定。 
[ v 1 × 2 n , x 1 × 2 L , 0 1 × 2 M ] A 2 n × n B 2 n × ( L + M ) 0 2 L × n D 2 L × ( L + M ) 0 2 M × n F 2 M × ( L + M ) = 0 1 × ( n + L + M ) . . . ( 4 )
x1×2LD2L×(L+M)＝v1×2nB2n×(L+M)＝β    ...(5) 
通过LDPC-CC编码器对附加了这样的终止序列的发送码字序列进行编码，能够使移位寄存器的状态为全零状态。发送端的通信装置将这样进行了终止处理所得的发送码字发送到接收装置，由此接收端的解码器能够唯一地决定编码结束时的移位寄存器的状态，以期望的性能进行纠错解码。 
非专利文献1：Alberto Jimenez Felstorom，and Kamil Sh.Zigangirov，″Time-Varying Periodic Convolutional Codes With Low-Density Parity-Check Matrix.″，IEEE Transactions on Information Theory，Vol.45，No.6，pp.2181-2191，September，1999. 
非专利文献2：Zhengang Chen，Stephen Bates，and Ziaodai Dong，″Low-Density Parity-Check Convolutional Codes Applied to Packet Based Communication Systems″，Proceeding of IEEE Globecom 2005，pp.1250-1254. 
非专利文献3：Stephen Bates，Duncan G.Elliott，and Ramkrishna Swamy，“Termination Sequence Generation Circuits for Low-Density Parity-Check Convolutional Codes，”IEEE Transaction on Circuits and Systems-I：Regular Papers，vol.53，no.9，pp.1909-1917，September 2006 
非专利文献4：S.Lin，D.J.Jr.，Costello，“Error control coding：Fundamentals and applications，”，582-598，Prentice-Hall. 
非专利文献5：R.M.Tanner，D.Sridhara，A.Sridharan，T.E.Fuja，and D.J. Costello Jr.，“LDPC block and convolutional codes based on circulant matrices，”IEEE Trans.Inform.Theory，vol.50，no.12，pp.2966-2984，Dec.2004. 
非专利文献6：G. Richter，M.Kaupper，and K.Sh.Zigangirov，“Irregular low-density parity-Check convolutional codes based on protographs，”Proceeding of IEEE ISIT 2006，pp1633-1637. 
非专利文献7：A.Pusane，R.Smarandache，P. Vontobel，and D.J.Costello Jr.，“On deriving good LDPC convolutional codes from QC LDPC block codes，”Proc.of IEEE ISIT 2007，pp.1221-1225，June 2007. 
非专利文献8：Howard H.MAand Jack K.Wolf，On“Tail Bitin ConvolutionalCodes”，IEEE Transactions on communications，vol.COM-34，No.2，pp.104-111，February 1986 
发明内容
发明需要解决的问题 
然而，在所述以往的结构中，需要2L比特(L≥M)的序列作为发送的终止序列长度，传送冗余的信号序列所造成的开销量的增加和传输效率的劣化成为问题。例如，在使用存储长度M＝200的LDPC-CC发送8000比特的发送信息序列时，为了进行终止处理，需要发送400比特以上、即发送信息序列的5％以上的冗余比特。另外，在发送信息序列长度较短时、编码率较高时，或存储长度M较大时，终止序列的发送所造成的传输效率的劣化更为显著。 
本发明的目的在于，提供能够削减LDPC-CC编码和解码所需的终止序列量，抑制传输效率的劣化，并且进行纠错编码和解码的LDPC-CC编码器和LDPC-CC解码器。 
解决问题的方案 
本发明的 LDPC-CC 编码器所采用的结构，包括：多个移位寄存器；多个加权乘法单元，将权重乘以所述移位寄存器的输出；异或运算器，对所述多个加权乘法单元的输出进行异或运算；比特数计数器，对进行编码的输入比特的比特数进行计数；加权控制单元，根据所述比特数，控制所述多个加权乘法单元的权重；所述多个移位寄存器包括信息序列用移位寄存器 (410-1 至 410-M) 和奇偶用移位寄存器 (440-1 至 440-M) ，将所述异或运算器的输出信号输入所述奇偶用移位寄存器；所述加权控制单元存储按照低密度 奇偶校验卷积码校验矩阵的第一加权图案、以及按照变形了所述低密度奇偶校验卷积码校验矩阵所得的校验矩阵的第二加权图案，在所述输入比特中的信息序列输入到所述信息序列用移位寄存器中的最前头的移位寄存器(410-1)时，使用所述第一加权图案，在用于生成所述输入比特中的终止序列的已知信息输入到所述信息序列用移位寄存器中的最前头的移位寄存器(410-1)时，使用所述第二加权图案。 
本发明的LDPC-CC编码器的一种形态所采用的结构为，所述加权控制单元存储按照LDPC-CC校验矩阵的第一加权图案、以及按照变形了所述LDPC-CC校验矩阵所得的校验矩阵的第二加权图案，在所述输入比特为信息序列时，使用所述第一加权图案，在所述输入比特为终止序列时，使用所述第二加权图案。 
根据该结构，能够进行利用了LDPC-CC校验矩阵的LDPC-CC编码。另外，在输入比特是信息序列和终止序列时，能够切换移位寄存器的加权值，所以在输入比特是终止序列时，无论发送码字序列的值如何，都将与发送码字序列相乘的加权值设为0，能够完成终止处理，从而能够削减发送的终止序列。 
发明的效果 
根据本发明，能够削减LDPC-CC编码和解码所需的终止序列量，抑制传输效率的劣化，并且进行纠错编码和解码。 
附图说明
图1是表示一例以往的LDPC-CC码的校验矩阵的图。 
图2是表示一例以往的LDPC-CC编码器的主要结构的图。 
图3是表示一例附加了以往的终止序列时的LDPC-CC码的校验矩阵的图。 
图4是表示一例未附加以往的终止序列时的LDPC-CC码的校验矩阵的图。 
图5是表示一例本发明实施方式1中的校验矩阵的图。 
图6是表示实施方式1的LDPC-CC编码器的结构的方框图。 
图7是表示实施方式1的加权控制单元的结构的方框图。 
图8是表示实施方式1的另一例校验矩阵的图。 
图9是表示本发明实施方式2的校验矩阵的例子的图。 
图10是表示实施方式2的LDPC-CC编码器的结构的方框图。 
图11是表示实施方式2的加权控制单元的结构的方框图。 
图12是表示本发明实施方式3的校验矩阵的例子的图。 
图13是表示实施方式3的LDPC-CC编码器的结构的方框图。 
图14是表示本发明实施方式4的发送装置的主要结构的方框图。 
图15是用于说明实施方式4的一例删截的图。 
图16是表示本发明实施方式5的发送装置的主要结构的方框图。 
图17是表示实施方式5的接收装置的主要结构的方框图。 
图18是表示实施方式5的发送装置的另一个主要结构的方框图。 
图19是表示本发明实施方式6的发送装置的主要结构的方框图。 
图20是表示实施方式6的接收装置的主要结构的方框图。 
图21是表示实施方式6的接收装置的另一个主要结构的方框图。 
图22是表示本实施方式7的LDPC-CC校验矩阵的结构的图。 
图23是用于说明通常的删截方法的图。 
图24是表示基于通常的删截方法的、发送码字序列v与LDPC-CC校验矩阵H之间的对应的图。 
图25是用于说明实施方式7的删截方法的图。 
图26是表示基于实施方式7的删截方法的、发送码字序列v与LDPC-CC校验矩阵H之间的对应的图。 
图27是表示实施方式7的发送装置的另一个主要结构的方框图。 
图28是表示实施方式7的一例删截图案的图。 
图29是表示实施方式7的另一个删截图案的图。 
图30是表示实施方式7的另一个删截图案的图。 
图31是表示实施方式7的另一个删截图案的图。 
图32是表示实施方式7的另一个删截图案的图。 
图33是用于说明解码处理定时的图。 
图34是表示本发明实施方式8的一例校验矩阵的图。 
图35是表示实施方式8的LDPC-CC编码器的结构的方框图。 
图36是表示实施方式8的加权控制单元的结构的方框图。 
图37是表示本发明实施方式9的一例校验矩阵的图。 
图38是表示实施方式9的发送装置的结构的方框图。 
图39是表示实施方式9的多项式调节单元的结构的方框图。 
图40是表示实施方式9的多项式调节单元的另一个结构的方框图。 
图41是表示本发明实施方式10的接收装置的结构的方框图。 
图42是表示实施方式10的sum-product解码单元的结构的方框图。 
图43是表示实施方式10的行处理运算单元的结构的方框图。 
图44是表示实施方式10的列处理运算单元的结构的方框图。 
具体实施方式
以下，参照附图详细地说明本发明的实施方式。 
(实施方式1) 
在本实施方式中，说明校验矩阵、以及利用该校验矩阵进行LDPC-CC编码的编码器的结构，所述校验矩阵是为了减少LDPC-CC中的终止序列数，LDPC-CC校验矩阵中变形了与发送信息序列的后部M比特对应的矩阵元素所得的校验矩阵。 
图3表示一例LDPC-CC的校验矩阵。图3的校验矩阵100为存储长度M＝5、编码率1/2、发送信息序列长度n时的例子。另外，在图3中，为了简化说明，在校验矩阵100中，仅提取并表示发送码字序列的末端部分、以及与其后续的终止序列对应的部分。 
在校验矩阵100中，各个行与发送码字序列、终止序列和零序列的各个比特对应。另外，各个列p1、p2、...、p18相当于奇偶校验式。另外，为了简化说明，从右侧的列开始依序附加索引。在LDPC-CC中，在各个列中进行编码，以使与配置1的行对应的发送码字比特的mod2加法运算结果(异或运算结果)为零。图3的校验矩阵100为在发送码字序列v1，t和v2，t中原状地包含发送信息序列ut的系统码的例子，发送码字比特v1，t和v2，t通过式(1)表示。 
这里，说明需要进行终止处理的理由。在未进行终止处理时，也就是说，在v2，n的行结束LDPC-CC校验矩阵时，校验矩阵如图4所示。考虑利用图4的校验矩阵200，在解码端进行Sum-product解码的情况。在Sum-product解码中，在校验矩阵200的行方向，进行基于对数似然比的加法处理的重复码的解码，而在列方向，进行基于计算出对数似然比的tanh(-)所得的值的乘法处理的单一奇偶校验码的解码。此时，若着眼于校验矩阵200的v2，n的行， 则在v2，n的行中配置1的列只有1列(p1)。v1，n、v1，n-1、v2，n-1、v2，n-2、v2，n-3和v2，n-4的行也相同。在这些行中，在Sum-product解码中的重复码的解码处理时，无法获得足够的编码增益，所以也对这些码字比特所影响到的其他码字比特的解码特性，造成不良影响。其结果，在解码后的接收信息序列的后部发生较多的比特差错。 
相对于此，在发送码字序列v1，n和v2，n之后，追加终止序列和零序列时，如图3所示，在校验矩阵100中，在v2，n的行中存在配置了与其他的v2，x的行相同数的1的列，所以在利用Sum-product解码对发送码字序列v1，n和v2，n进行重复解码时，能够获得足够的编码增益。 
另外，通过对包含码字比特v2，n的奇偶校验方程式(p6和p11)中包含的v2，n以外的码字比特，也附加终止序列和零序列，能够获得足够的编码增益，所以在解码后的接收信息序列的后部不会发生比特差错。但是，此时，除了2n比特的发送码字序列之外，需要发送2L比特(在该例子中，2M＝10比特)的终止序列，传输效率的劣化成为问题。 
因此，在本实施方式中，利用校验矩阵进行LDPC-CC编码，所述校验矩阵是校验矩阵100中改变与发送信息序列的后部M比特对应的矩阵元素的校验矩阵。以下，详细地说明。 
图5表示本实施方式的校验矩阵300。相对于图3的校验矩阵100，图5的校验矩阵300是在用于x2，1、x2，2、x2，3、x2，4和x2，5的编码的奇偶校验式(p6、p7、p8、p9和p10)的列中，将配置在与v2，t对应的行的1变更为0所得的矩阵。具体而言，校验矩阵300是将与校验矩阵100的v2，n，v2，n-1，v2，n-2，v2，n-3和v2，n-4对应的行中最右侧的1变更为0所得的矩阵。另外，校验矩阵300的v2，n-5之前的发送码字比特的行与校验矩阵100相同。 
在校验矩阵300中，与v2，n、v2，n-1、v2，n-2、v2，n-3和v2，n-4对应的行中的最右侧为0，所以在使用了该校验矩阵300的情况下，对x2，1、x2，2、x2，3、x2，4和x2，5进行编码时仅需要发送信息序列v1，t(＝ut)和x1，x，而无需v2，t的值。因此，无需如以往那样地使v1，t和v2，t双方的移位寄存器为全零状态，仅使v1，t的移位寄存器为全零状态即可。为了使v1，t的移位寄存器为全零状态，如以往那样，将x1，1、x1，2、x1，3、x1，4和x1，5全部作为0而输入到编码器即可。 
另外，只要在发送端和接收端预先决定将x1，1至x1，5全部作为0，则无需将x1，1至x1，5实际发送到接收机，仅发送通过编码所得的x2，m即可。此时，在 接收机中，将与x1，m对应的比特的对数似然比(LLR：Log-Likelihood Ratio)解码为∞(无限大)。 
由此，能够将发送的终止序列从以往的2L比特至少削减到M比特。 
例如，在使用校验矩阵300时，只要发送3比特即x2，1、x2，2和x2，3，就能够在接收端获得与v1，t和v2，t有关的所有的奇偶校验式所需的码字比特。相对于此，在使用校验矩阵100时，需要发送10比特的终止序列即x1，1至x1，5和x2，1至x2，5。也就是说，在使用校验矩阵300时，能够将终止序列的发送量削减到使用校验矩阵100时的三成。 
接着，参照附图说明使用图5的校验矩阵300进行LDPC-CC编码的LDPC-CC编码器的结构。 
图6是表示本实施方式的LDPC-CC编码器的主要结构的方框图。 
在图6中，LDPC-CC编码器400所采用的结构，包括：移位寄存器410-1至410-M和440-1至440-M、加权乘法器420-0至420-M和430-0至430-M、mod2加法(异或运算)器450、比特数计数器460、加权控制单元470、以及删截单元480。 
移位寄存器410-1至410-M和440-1至440-M分别为保持v1，t-i和v2，t-i(i＝0，...，M)的寄存器，在下一个输入进来的定时，将所保持的值传送到右边相邻的移位寄存器，并新保持从左边相邻的移位寄存器传送来的值。另外，n表示发送信息序列ut的发送信息序列长度。 
加权乘法器420-0至420-M和430-0至430-M根据从加权控制单元470输出的控制信号，将加权值切换为0或1。 
mod2加法器450对加权乘法器420-0至420-M和430-0至430-M的输出进行mod2加法运算，计算v2，t。 
比特数计数器460对所输入的发送信息序列和终止序列的比特数进行计数，并将计数出的比特数输出到加权控制单元470。 
加权控制单元470基于从比特数计数器460输出的计数出的比特数、发送信息序列长度n、以及以加权控制单元470内保持的校验矩阵300为基准的加权图案，将该定时的校验矩阵元素h1 (m)(t)和h2 (m)(t)的值传送到加权乘法器420-0至420-M和430-0至430-M。 
图7表示加权控制单元470的结构图。加权控制单元470由选择器471和474、加权图案存储单元472、以及加权图案存储单元473构成。 
选择器471输入计数出的比特数和发送信息序列长度n，在计数出的比特数≤发送信息序列长度n时，将计数出的比特数传送到加权图案存储单元472。另一方面，计数出的比特数＞发送信息序列长度n时，选择器471将计数出的比特数传送到加权图案存储单元473。 
加权图案存储单元472保持加权图案475所示的加权图案，随着计数出的比特数的增加，将ha1、ha2、ha3和ha4周期性地输出到选择器474。另外，加权图案475为校验矩阵100的矩阵元素h1 (m)(t)和h2 (m)(t)(m＝0，...，M)。 
加权图案存储单元473保持加权图案476所示的加权图案，随着计数出的比特数的增加，将hb1、hb2、hb3和hb4周期性地输出到选择器474。另外，加权图案476为变形校验矩阵100的元素所得的校验矩阵300的矩阵元素h1 (m)(t)和h2 (m)(t)(m＝0，...，M)。 
选择器474将从加权图案存储单元472输入的矩阵元素ha1、ha2、ha3和ha4，或者从加权图案存储单元473输入的矩阵元素hb1、hb2、hb3和hb4输出到加权乘法器420-0至420-M和430-0至430-M。 
也就是说，选择器474与选择器471联动，根据计数出的比特数和发送信息序列长度的比较结果，在输入比特为发送信息序列时，将以加权图案存储单元472所存储的校验矩阵100为基准的加权图案475的矩阵元素，输出到加权乘法器420-0至420-M和430-0至430-M。另一方面，在输入比特为终止序列时，选择器474将加权图案存储单元473所存储的、以变形校验矩阵100所得的校验矩阵300为基准的加权图案476的矩阵元素，输出到加权乘法器420-0至420-M和430-0至430-M。 
删截单元480从发送码字序列v1，1至v1，n和x1，1至x1，L中，对终止序列x1，1至x1，L进行删截。 
以下，说明如上构成的LDPC-CC编码器400的动作。 
将发送信息序列u1至un和终止序列x1，1至x1，L依序输出到移位寄存器410-1、加权乘法器420-0、以及比特数计数器460，并且将发送信息序列ut输出到删截单元480作为发送码字序列v1，t。 
在比特数计数器460中，对所输入的发送信息序列u1至un和终止序列x1，1至x1，L的比特数进行计数，并将所获得的计数出的比特数输出到加权控制单元470。 
在加权控制单元470中，根据计数出的比特数和发送信息序列长度n的 比较结果，选择加权图案475或加权图案476的任意一方，并将选择出的加权图案的矩阵元素输出到加权乘法器420-0至420-M和430-0至430-M。 
具体而言，在计数出的比特数≤发送信息序列长度、即输入比特为发送信息序列时，将以校验矩阵100为基准的加权图案475的矩阵元素，输出到加权乘法器420-0至420-M和430-0至430-M。加权图案475为与在v2，n、v2，n-1、v2，n-2、v2，n-3和v2，n-4对应的行的最右侧配置1的、用于以往的LDPC-CC编码的图案相同的图案。 
另一方面，在计数出的比特数＞发送信息序列长度、即输入比特为终止序列时，将以变形校验矩阵100所得的校验矩阵300为基准的加权图案476的校验矩阵，输出到加权乘法器420-0至420-M和430-0至430-M。相对于加权图案475，加权图案476是将v2，n、v2，n-1、v2，n-2、v2，n-3和v2，n-4对应的行中最右侧的1变更为0的图案。也就是说，在图7中，加权图案476是校验矩阵的行的最右侧的h2 (5)为0的图案。在校验矩阵100的例子中，由于h2 (1)至h2 (4)为0，所以通过使用加权图案476，在输入终止序列时，与v2，n、v2，n-1、v2，n-2、v2，n-3和v2，n-4相乘的加权值为0，在对x2，1、x2，2、x2，3、x2，4和x2，5进行编码时，不使用v2，n、v2，n-1、v2，n-2、v2，n-3和v2，n-4。其结果，在进行终止处理时，无需使与v2，t有关的移位寄存器440-0至440-M为0，无需用于使v2，t为0的冗余比特。 
另外，在删截单元480中，从发送码字序列v1，1至v1，n和x1，1至x1，L中，对终止序列x1，1至x1，L进行删截。由此，与以往的方式相比，能够削减发送终止序列所造成的传输效率的劣化。 
如上所述，在本实施方式中，LDPC-CC编码器400包括：多个移位寄存器410-1至410-M和440-1至440-M；多个加权乘法器420-0至420-M，将移位寄存器410-1至410-M和440-1至440-M的输出乘以权重(weight)；mod2加法器450，对加权乘法器420-0至420-M的输出进行mod2加法运算；比特数计数器460，对要编码的输入比特的比特数进行计数；以及加权控制单元470，根据输入比特的比特数，控制加权乘法器420-0至420-M的权重。由此，能够进行利用了LDPC-CC校验矩阵的LDPC-CC编码。 
另外，加权控制单元470存储以LDPC-CC校验矩阵100为基准的加权图案475以及以变形LDPC-CC校验矩阵100所得的校验矩阵300为基准的加权图案476，在输入比特是信息序列时，使用加权图案475，在输入比特是 终止序列时，使用加权图案476。由此，在输入发送信息序列ut时，能够使用加权图案475来取得发送码字序列v1，t和v2，t，在输入终止序列x1，m时，能够使用使与v2，t相乘的加权值设为0的加权图案476来取得发送码字序列v1，t和v2，t，所以能够削减发送的终止序列。 
另外，通过设置删截单元480，能够抑制发送终止序列所造成的传输效率的下降，所述删截单元480对为了终止处理而发送的、在发送端和接收端已知的零序列(x1，1至x1，L)进行删截。 
另外，相对于在非专利文献2所公开的终止处理方法中，为了求终止序列x1×2L，需要其他电路(参照非专利文献3)，在本实施方式中，能够完成包含终止处理的编码处理而无需这样的特别的电路。 
(变形例) 
图8表示本实施方式的校验矩阵的另一个例子。图8的校验矩阵500为如下矩阵，即在与用于x2，1、x2，2、x2，3、x2，4和x2，5的编码的奇偶校验式(p6、p7、p8、p9和p10)对应的列中，将配置在与v2，t对应的行的最右侧的1变更为0，而且在与v2，n、v2，n-1、v2，n-2、v2，n-3和v2，n-4对应的行中，在用于x2，1、x2，2、x2，3、x2，4和x2，5的编码的奇偶校验式(p6、p7、p8、p9和p10)以外的列新配置了1。其成为如图8的箭头所示，将配置1的位置移动到用于x2，1、x2，2、x2，3、x2，4和x2，5的编码的奇偶校验式(p6、p7、p8、p9和p10)以外的列的形状。 
由此，除了与校验矩阵300相同的效果、即能够将发送的终止序列至少减少一半，也就是从以往的2L比特减少到L比特以外，在校验矩阵500中，在移动了配置1的位置的行中，因为行方向上的1的数(行权重)不变，所以能够维持通过Sum-product解码中的重复码的解码处理所得的编码增益。 
另外，在图8的校验矩阵500中，表示在每行使1向左移动的数为不同数的情况的例子，但本发明并不限于此，也可以在每行使1向左移动相同数。与在每行向左移动的数为不同数的情况相比，在每行向左移动的数相等的情况下，加权控制单元470保持的加权图案的种类较少即可。 
另外，即使移动与x2，1、x2，2、x2，3、x2，4和x2，5的编码有关的全部的1，或者仅移动一部分的行的1并仅将其他的行的1变更为0等，也能够获得本发明的效果即通过削减终止序列量而抑制传输效率的劣化。 
(实施方式2) 
在本实施方式中，说明校验矩阵、以及基于该校验矩阵的LDPC-CC编 码器的结构，所述校验矩阵是为了减少LDPC-CC中的终止序列数，设计为在越靠近发送信息序列的后部，LDPC-CC编码的存储长度M越小的校验矩阵。 
图9表示本实施方式的一例校验矩阵。图9的校验矩阵600为编码率R＝b/c＝1/2、发送信息序列长度n的情况的例子，校验矩阵600与图3的校验矩阵100的不同之处在于，随着发送信息序列ut的索引靠近n，编码的存储长度M按M＝5、4、3的顺序变小。 
也就是说，如图9所示，在使用校验矩阵600时，对发送信息序列u1至un-4以存储长度M＝5进行编码，从而获得发送码字序列v1，1至v1，n-4和v2，1至v2，n-4。对发送信息序列un-3至un-1以存储长度M＝4进行编码，从而获得发送码字序列v1，n-3至v1，n-1和v2，n-3至v2，n-1。对发送信息序列un和终止序列x1，1至x1，3以存储长度M＝3进行编码，从而获得v1，n和v2，n以及x1，1至x1，3和x2，1至x2，3。 
如上所述，终止序列的长度L需要满足L≥M。因此，只要在进行终止处理时，编码器的存储长度M较小，则能够相应地缩短终止序列长度L。 
这样，通过使用图9所示的校验矩阵600进行LDPC-CC编码，能够使终止序列的长度比以往更短，其结果，能够抑制发送终止序列所造成的传输效率的劣化。 
另外，在LDPC-CC中，存在以下的特征，即存储长度M越大，能够获得越大的编码增益，并能够获得越良好的差错率特性。因此，可以预测如校验矩阵600那样地随着靠近发送码字序列的后部逐渐地缩小存储长度M，则后部的比特差错率劣化。但是，在LDPC-CC中，存在以下的特征，即通过进行适当的终止处理，将编码结束时的移位寄存器的值决定为全零状态，能够在终止序列之后假设可以在解码时使LLR＝∞的零序列，所以解码后的接收信息序列后部的比特差错率特性好于其他的部分。 
因此，在使用校验矩阵600，进行随着靠近发送码字序列的后部逐渐地缩小存储长度M的LDPC-CC编码时，不产生解码后的接收信息序列的后部的比特差错率下降的问题。 
接着，参照附图说明使用图9的校验矩阵600进行LDPC-CC编码的LDPC-CC编码器的结构。 
图10是表示本实施方式的LDPC-CC编码器的主要结构的方框图。在说 明本实施方式时，对与图6相同的结构部分附加相同的标号，并省略其说明。图10的LDPC-CC编码器700的结构为，相对于图6的LDPC-CC编码器400，削除删截单元480，并包括加权控制单元710以代替加权控制单元470。 
加权控制单元710基于从比特数计数器460输出的计数出的比特数、存储长度切换定时信息、以及以加权控制单元710内保持的校验矩阵600为基准的加权图案，将该定时的矩阵元素h1 (m)(t)和h2 (m)(t)的值传送到加权乘法器420-0至420-M和430-0至430-M。 
这里，存储长度切换定时信息表示切换校验矩阵600的存储长度M的发送信息序列的索引。例如，在使用三种存储长度M时，存储长度切换定时信息取两个值。也就是说，在使用三种存储长度M＝5、4和3作为存储长度时，存储长度切换定时信息具有从M＝5切换为M＝4的定时信息的索引、以及从M＝4切换为M＝3的定时信息的索引。 
图11表示使用三种存储长度M即M＝5、4和3时的加权控制单元710的结构例。图11的加权控制单元710由选择器711和715、以及加权图案存储单元712至714构成。以下，将表示从存储长度M＝5切换为M＝4的定时的索引设为存储长度切换定时信息1，将表示从存储长度M＝4切换为M＝3的定时的索引设为存储长度切换定时信息2。 
选择器711输入计数出的比特数以及存储长度切换定时信息1和2，在计数出的比特数≤存储长度切换定时信息1时，将计数出的比特数传送到加权图案存储单元712。 
另一方面，在计数出的比特数＞存储长度切换定时信息1，并且计数出的比特数≤存储长度切换定时信息2时，选择器711将计数出的比特数传送到加权图案存储单元713。 
另外，在计数出的比特数＞存储长度切换定时信息2时，选择器711将计数出的比特数传送到加权图案存储单元714。 
加权图案存储单元712保持加权图案716所示的加权图案，随着计数出的比特数的增加，将ha1、ha2、ha3和ha4周期性地输出到选择器715。另外，加权图案716为存储长度M＝5时的LDPC-CC校验矩阵的矩阵元素h1 (m)(t)和h2 (m)(t)(m＝0，...，5)。 
加权图案存储单元713保持加权图案717所示的加权图案，随着计数出的比特数的增加，将hb1、hb2和hb3周期性地输出到选择器715。另外，加权 图案717为存储长度M＝4时的LDPC-CC校验矩阵的矩阵元素h1 (m)(t)和h2 (m)(t)(m＝0，...，4)以及h1 (5)＝0和h2 (5)＝0。在存储长度M＝4时，hb1、hb2和hb3的加权图案的元素数为10，但在编码器700中，具有12个加权乘法器420-0至420-M和430-0至430-M，以能够对应存储长度M＝5。因此，在加权图案717中，h1 (5)和h2 (5)的加权元素在哪个图案中也都是0。 
加权图案存储单元714保持加权图案718所示的加权图案，随着计数出的比特数的增加，将hc1、hc2、hc3、hc4、hc5、hc6和hc7周期性地输出到选择器715。另外，加权图案718为存储长度M＝3时的LDPC-CC校验矩阵的矩阵元素h1 (m)(t)和h2 (m)(t)(m＝0，...，3)以及h1 (4)＝0，h2 (4)＝0，h1 (5)＝0和h2 (5)＝0。与M＝4的情况相同，在加权图案718中，h1(4)、h2 (4)、h1 (5)和h2 (5)的加权元素在哪个图案中也都是0。 
选择器715将从加权图案存储单元712输入的矩阵元素ha1、ha2、ha3和ha4、从加权图案存储单元713输入的矩阵元素hb1、hb2和hb3，或者从加权图案存储单元714输入的矩阵元素hc1、hc2、hc3、hc4、hc5、hc6和hc7，输出到加权乘法器420-0至420-M和430-0至430-M。 
也就是说，选择器715与选择器711联动，根据计数出的比特数与存储长度切换定时信息1和2的比较结果，在计数出的比特数≤存储长度切换定时信息1时，将以加权图案存储单元712所存储的存储长度M＝5的校验矩阵为基准的加权图案716的矩阵元素，输出到加权乘法器420-0至420-M和430-0至430-M。 
另一方面，在计数出的比特数＞存储长度切换定时信息1，并且计数出的比特数≤存储长度切换定时信息2时，选择器715将以加权图案存储单元713所存储的存储长度M＝4的校验矩阵为基准的加权图案717的矩阵元素，输出到加权乘法器420-0至420-M和430-0至430-M。 
另外，在计数出的比特数＞存储长度切换定时信息2时，选择器715将以加权图案存储单元714所存储的存储长度M＝3的校验矩阵为基准的加权图案718的矩阵元素，输出到加权乘法器420-0至420-M和430-0至430-M。 
以下，说明如上构成的LDPC-CC编码器700的动作。 
将发送信息序列u1至un和终止序列x1，1至x1，L依序输出到移位寄存器410-1、加权乘法器420-0、以及比特数计数器460。 
在比特数计数器460中，对所输入的发送信息序列u1至un和终止序列 x1，1至x1，L的比特数进行计数，并将所获得的计数出的比特数输出到加权控制单元710。 
在加权控制单元710中，根据计数出的比特数与存储长度切换定时信息的比较结果，选择加权图案716、加权图案717和加权图案718中的任一个，并将选择出的加权图案的矩阵元素输出到加权乘法器420-0至420-M和430-0至430-M。 
具体而言，在计数出的比特数≤存储长度切换定时信息1时，将以存储长度M＝5的校验矩阵为基准的加权图案716的矩阵元素，输出到加权乘法器420-0至420-M和430-0至430-M。 
在计数出的比特数＞存储长度切换定时信息1，并且计数出的比特数≤存储长度切换定时信息2时，将以存储长度M＝4的校验矩阵为基准的加权图案717的矩阵元素，输出到加权乘法器420-0至420-M和430-0至430-M。 
另外，在计数出的比特数＞存储长度切换定时信息2时，将以存储长度M＝3的校验矩阵为基准的加权图案718的矩阵元素，输出到加权乘法器420-0至420-M和430-0至430-M。 
由此，能够随着发送码字序列靠近末端，减少用于生成发送码字序列所需的先前的发送码字序列的比特数。 
如上所述，根据本实施方式，加权控制单元710存储以存储长度不同的LDPC-CC校验矩阵为基准的加权图案716、717和718，在输入比特为信息序列时，对越靠近信息序列的后部，使用存储长度越小的加权图案。存储长度M越小，能够使终止序列长度L越短，所以通过对越靠近信息序列的后部，使用存储长度越小的加权图案，能够进一步缩短终止序列长度L，从而能够抑制传输效率的劣化。 
另外，在本实施方式中，以随着靠近发送信息序列的后部，按照M＝5、4、3的顺序逐个地缩小存储长度的情况为例进行了说明，但本发明并不限于此，即使利用将存储长度减少到任意的长度，或者任意地设定存储长度的减少量的校验矩阵，能够获得本发明的效果即削减终止序列发送量而抑制传输效率的劣化。 
(实施方式3) 
在本实施方式中，说明校验矩阵以及基于该校验矩阵的LDPC-CC编码器的结构，所述校验矩阵是为了减轻因减少终止序列数而在接收信息序列的 后部发生的传输差错，设定为在越靠近发送信息序列的后部，LDPC-CC编码的编码率越低的校验矩阵。 
图12表示本实施方式的一例校验矩阵。图12的校验矩阵800为存储长度M＝5、发送信息序列长度n的情况的例子，校验矩阵800与以往的LDPC-CC校验矩阵的不同之处在于，随着发送码字序列ut的索引增大，编码率R按R＝1/2、1/3、1/4的顺序依序降低。 
也就是说，如图12所示，在使用校验矩阵800时，对发送信息序列ui至ui+7以编码率1/2进行编码，从而获得发送码字序列v1，i至v1，i+7和v2，i至v2，i+7。对发送信息序列ui+8至ui+11以编码率1/3进行编码，从而获得发送码字序列v1，i+8至v1，i+11、v2，i+8至v2，i+11、以及v3，i+8至v3，i+11。对发送信息序列ui+12至ui+15以编码率1/4进行编码，从而获得发送码字序列v1，i+12至v1，i+15、v2，i+12至v2，i+15、v3，i+12至v3，i+15、以及v4，i+12至v4，i+15。 
这样，通过使用图12所示的校验矩阵800进行LDPC-CC编码，随着靠近发送码字序列的后部，能够生成编码率较低的LDPC-CC码字。编码率越低，则纠错能力越高，由此，即使在不发送所有终止序列时，也能够纠正在接收信息序列的后部发生的比特差错。 
接着，参照附图说明使用图12的校验矩阵800进行LDPC-CC编码的LDPC-CC编码器的结构。 
图13是表示本实施方式的LDPC-CC编码器的主要结构的方框图。 
图13的LDPC-CC编码器900所采用的结构，包括：移位寄存器910-1-1至910-c-M、加权乘法器920-1-1-0至920-c-c-M、mod2加法器930-1至930-c-1、比特数计数器940、以及加权控制单元950。 
在LDPC-CC编码器900中，移位寄存器、加权乘法器、比特数计数器和加权控制单元与以往以及上述的实施方式1至2的移位寄存器、加权乘法器、比特数计数器和加权控制单元相同，所以省略其说明。 
加权控制单元950基于从比特数计数器940输出的计数出的比特数、编码率切换定时信息、以及以加权控制单元950内保持的校验矩阵为基准的加权图案，将该定时的校验矩阵元素h1，2 (m)(t)、h2，2 (m)(t)、...、hc，c (m)(t)的值传送到加权乘法器920-1-1-0至920-c-c-M。 
这里，编码率切换定时信息表示切换校验矩阵800的编码率R的发送信息序列的索引。例如，在使用三种编码率R时，编码率切换定时信息具有两 个值。也就是说，在使用编码率R＝1/2、1/3、1/4时，具有从R＝1/2切换为R＝1/3的定时信息的索引、以及从R＝1/3切换为R＝1/4的定时信息的索引。 
加权控制单元950的结构和加权图案切换处理与加权控制单元710相同，所以省略其说明。 
如上所述，在本实施方式中，加权控制单元950存储以编码率不同的LDPC-CC校验矩阵为基准的多个加权图案，在输入比特为信息序列时，使用越靠近信息序列的末端，编码率越低的加权图案。编码率越低，则纠错能力越高，由此，即使在削减了终止序列时，也能够纠正在接收信息序列的后部发生的比特差错，并且抑制传输效率的劣化。 
(实施方式4) 
在本实施方式中，说明包括终止序列删截单元的发送装置，所述终止序列删截单元为了减少LDPC-CC中的终止序列数，在LDPC-CC编码后对终止序列的一部分的比特进行删截，从而削减终止序列的量。 
图14是表示本实施方式的发送装置的主要结构的方框图。图14的发送装置1000所采用的结构，包括：LDPC-CC编码单元1010、终止序列删截单元1020、交织单元1030、调制单元1040、控制信息生成单元1050、无线单元1060、以及发送天线1070。 
LDPC-CC编码单元1010对输入序列进行LDPC-CC编码处理，并将编码后的发送码字序列输出到终止序列删截单元1020，所述输入序列为终止序列被附加到发送信息序列所得的序列。 
终止序列删截单元1020对发送码字序列中的、终止序列进行删截，并将删截后的终止序列输出到交织单元1030。将在后面论述删截处理。 
交织单元1030对发送码字序列进行序列的顺序的重新排列处理(交织)，并将交织后的发送码字序列输出到调制单元1040。 
调制单元1040对交织后的发送码字序列以PSK(Phase Shift Keying；相移键控)和QAM(Quadrature Amplitude Modulation；正交振幅调制)等调制方式进行调制，并将调制后的发送调制码元序列输出到无线单元1060。 
控制信息生成单元1050生成用于在发送端与接收端之间发送和接收信号所需的控制信息，并将其传送到调制单元1040。作为控制信息，包括调制方式或发送信息序列长度、用于时间和频率同步的前置码信号等。 
无线单元1060对发送调制码元序列进行D/A(Digital to Analog；数字模 拟)变换、频率变换和RF(Radio Frequency；无线频率)滤波处理等的无线调制处理，生成RF发送信号，并通过发送天线1070发送该信号。 
以下，主要以终止序列删截单元1020的删截处理为中心，说明如上构成的发送装置1000的动作。另外，以下，假设LDPC-CC编码单元1010中的LDPC-CC编码率为R＝b/c来进行说明。 
在LDPC-CC编码单元1010中，对终止序列被附加到发送信息序列ui(i＝1、...、n)所得的输入序列进行LDPC-CC编码处理，从而取得发送码字序列[vk，i xk，j]。这里，k＝1，...，c、j＝1，...，L，L表示终止序列的序列长度。在非专利文献1和非专利文献2中记述了LDPC-CC的编码方法，所以省略其说明。 
在终止序列删截单元1020中，对从LDPC-CC编码单元1010输出的发送码字序列[vk，i xk，j]中的、相当于终止序列的xk，j进行删截处理。 
图15表示一例终止序列删截单元1020进行的删截。图15表示编码率R＝1/2(b＝1、c＝2)的情况的例子，上段表示x1，1至x1，L，下段表示x2，1至x2，L，各个序列按从左到右的顺序依序输入到终止序列删截单元1020。在图15中，画上斜线的比特xk，j表示在终止序列删截单元1020中被删截的比特。如图15所示，在本实施方式中，终止序列删截单元1020对终止序列的前部的比特减少删截的频度，对终止序列的后部的比特增加删截的频度。 
在LDPC-CC编码中，越靠近终止序列的前部，越靠近发送信息序列，所以与终止序列的前部相比，其后部对发送码字序列vk，i的影响较小。因此，越靠近终止序列的后部，终止序列删截单元1020进行删截的比特的比例越多，从而能够抑制因进行删截所造成的接收信息序列的差错率特性的劣化，并且削减终止序列发送量。 
通过交织单元1030对删截后的发送码字序列进行交织，并通过调制单元1040对交织后的发送码字序列和控制信息进行调制。通过无线单元1060对调制后的调制码元序列进行无线调制处理，并通过发送天线1070发送RF发送信号。 
如上所述，在本实施方式中，发送装置1000包括对LDPC-CC编码后的序列所包含的终止序列进行删截的终止序列删截单元1020，并且越靠近终止序列的后部，终止序列删截单元1020越增加要删截的比特的比例。 
对终止序列的前部的比特使用删截的频度较少的删截图案，对终止序列 的后部的比特使用删截的频度较多的删截图案，从而解码时对发送码字序列vk，i的影响较小的比特、即终止序列的后部的比特优先地被删截，所以能够抑制因进行删截所造成的接收信息序列的差错率特性的劣化，并且削减终止序列发送量。 
另外，终止序列删截单元1020中的删截图案并不限于图15所示的图案，即使利用与终止序列的前部的比特相比，对后部的比特进行删截的频度较多的其他的删截图案，也能够获得本发明的效果。 
(实施方式5) 
在本实施方式中，说明具有以下的功能的发送装置和接收装置，即通过重发一部分或全部终止序列来补偿因减少发送的终止序列数所产生的传输差错。 
图16是表示本实施方式的发送装置的主要结构的方框图。在说明本实施方式时，对与图14相同的结构部分附加相同的标号，并省略其说明。图16的发送装置1100采用以下的结构，即对图14的发送装置1000追加了缓冲器1110和1120、接收天线1130、响应信号检测单元1140、重发控制单元1150、以及发送序列选择单元1160。 
缓冲器1110存储通过终止序列删截单元1020进行了删截的、删截后的发送码字序列。另一方面，缓冲器1120存储通过终止序列删截单元1020进行了删截的删截比特序列。 
响应信号检测单元1140从通过接收天线1130接收到的接收信号中检测由后述的通信对方的接收装置1200通知的响应信号，并将检测出的响应信号传送到重发控制单元1150。 
重发控制单元1150基于响应信号，生成重发控制信息。具体而言，重发控制单元1150基于响应信号，生成以下的四种类型的重发控制信息。 
(0)重发控制信息“0”：无重发 
(1)重发控制信息“1”：重发所有发送码字序列 
(2)重发控制信息“2”：重发删截后的发送码字序列 
(3)重发控制信息“3”：重发删截比特序列 
另外，将在后面叙述响应信号与重发控制信息之间的对应关系。重发控制单元1150将重发控制信息输出到发送序列选择单元1160和控制信息生成单元1050。 
发送序列选择单元1160根据从重发控制单元1150输出的重发控制信息，选择向交织单元1030输出的发送码字序列。具体而言，在重发控制信息为“0”时，发送序列选择单元1160将从终止序列删截单元1020输出的新的发送码字序列传送到交织单元1030。 
另外，在重发控制信息为“1”时，发送序列选择单元1160基于缓冲器1110和缓冲器1120所存储的序列，再现在终止序列删截单元1020进行删截之前的发送码字序列，并将再现出的发送码字序列传送到交织单元1030。 
另外，在重发控制信息为“2”时，发送序列选择单元1160将缓冲器1110所存储的删截后的发送码字序列传送到交织单元1030。 
另外，在重发控制信息为“3”时，发送序列选择单元1160将缓冲器1120所存储的删截比特序列传送到交织单元1030作为发送码字序列。 
图17是表示本实施方式的接收装置的主要结构的方框图。图17的接收装置1200所采用的结构，包括：接收天线1201、无线单元1202、正交解调单元1203、信道变动估计单元1204、控制信息检测单元1205、对数似然运算单元1206、解交织单元1207、终止序列解删截单元1208、Sum-product解码单元1209、缓冲器1210、差错检测单元1211、响应信号生成单元1212、以及发送天线1213。 
接收天线1201接收从发送装置1100发送的RF发送信号，并将其传送到无线单元1202。 
无线单元1202进行RF滤波处理、频率变换、A/D(Analog to Digital，模拟数字)变换等的无线解调处理，并将无线解调处理后的基带信号传送到正交解调单元1203。 
正交解调单元1203检测I信道和Q信道各自的基带信号，并将其传送到信道变动估计单元1204、控制信息检测单元1205和对数似然运算单元1206。 
信道变动估计单元1204利用基带信号所包含的已知信号，估计在发送装置1100和接收装置1200之间的无线传播路径上的信道变动。 
控制信息检测单元1205检测基带信号所包含的控制信息，并将检测出的控制信息传送到对数似然运算单元1206。另外，控制信息检测单元1205检测控制信息所包含的重发控制信息，并将检测出的重发控制信息传送到终止序列解删截单元1208和缓冲器1210。 
对数似然运算单元1206利用基带信号，求各个码字比特的对数似然比， 并将所获得的对数似然比传送到解交织单元1207。 
解交织单元1207利用与发送装置1000的交织单元1030所进行的重新排列处理相反的处理，将对数似然比的序列的顺序重新排列为原来的排序，并将重新排列后的对数似然比传送到终止序列解删截单元1208。 
终止序列解删截单元1208根据从控制信息检测单元1205输出的重发控制信息，对从解交织单元1207输出的对数似然比进行解删截。将在后面叙述解删截处理。 
Sum-product解码单元1209利用从终止序列解删截单元1208输出的对数似然比序列进行Sum-product解码，并将Sum-product解码结束时的对数似然比序列传送到缓冲器1210。另外，Sum-product解码单元1209利用Sum-product解码结束时的对数似然比序列，通过进行硬判定来取得接收码字序列，并将所获得的接收码字序列传送到差错检测单元1211。 
差错检测单元1211对从Sum-product解码单元1209输出的接收码字序列，利用LDPC-CC校验矩阵进行奇偶校验，检测差错。另外，差错检测单元1211对每个组进行差错检测，所述组是以各个存储长度M分割发送信息序列长度n所得的组。将在后面叙述每个组的差错检测处理。 
差错检测的结果，在未检测出差错时，差错检测单元1211仅输出接收码字序列中的接收信息序列作为接收序列。 
响应信号生成单元1212根据从差错检测单元1211输出的差错检测信息，生成响应信号。例如，在差错检测信息表示“无差错”时，为了将正确接收到的事实通知给发送装置1100，响应信号生成单元1212生成ACK信号。 
另一方面，在差错检测信息表示“有差错”时，为了将未正确接收的事实通知给发送装置1100，响应信号生成单元1212生成NACK信号。 
另外，根据每个组的差错检测的结果，在整个接收码字序列中发生差错时，或者仅在接收码字序列的前部或中央附近的组中发生差错时，响应信号生成单元1212生成NACK：type-I或NACK：type-II，所述NACK：type-I用于请求重发整个发送码字序列，所述NACK：type-II用于请求重发终止序列删截后的发送码字序列。另外，仅在接收码字序列的后部的组中发生差错时，响应信号生成单元1212生成NACK：type-III，所述NACK：type-III用于仅请求重发通过终止序列删截单元1020进行了删截的比特序列。 
发送天线1213将从响应信号生成单元1212输出的ACK或NACK信号 发送到发送装置1100。 
以下，主要以重发和解码处理为中心，说明如上构成的发送装置1100和接收装置1200的动作。 
通过接收装置1200的接收天线1201接收从发送装置1100发送的RF发送信号，并通过无线单元1202对该信号进行无线解调处理。通过正交解调单元1203将无线解调处理后的信号解调为基带信号。 
在控制信息检测单元1205中，检测基带信号所包含的控制信息。另外，在控制信息检测单元1205中，检测控制信息所包含的重发控制信息。 
在对数似然运算单元1206中，根据基带信号，求所发送的各个码字比特的对数似然比，在解交织单元1207中，利用与发送装置1100的交织单元1030所进行的重新排列处理相反的处理，重新排列对数似然比的序列的顺序。 
在终止序列解删截单元1208中，根据从控制信息检测单元1205输出的重发控制信息的种类，将对数似然比进行解删截。 
(0)重发控制信息“0”时 
终止序列解删截单元1208在相当于由终止序列删截单元1020删截了的比特的位置的位置上插入LLR＝0，生成(解删截)对数似然比序列。终止序列解删截单元1208将解删截后的对数似然比序列传送到Sum-product解码单元1209。与后述的重发控制信息“1”至“3”的情况不同，在重发控制信息为“0”时，终止序列解删截单元1208不使用缓冲器1210所存储的对数似然比序列而将对数似然比序列进行解删截。 
(1)重发控制信息“1”时 
缓冲器1210将所存储的先前的对数似然比序列传送到终止序列解删截单元1208。终止序列解删截单元1208合成从解交织单元1207输出的对数似然比序列和从缓冲器1210输出的对数似然比序列后，将合成后的对数似然比序列传送到Sum-product解码单元1209。 
(2)重发控制信息“2”时 
缓冲器1210将所存储的先前的对数似然比序列传送到终止序列解删截单元1208。与重发控制信息为“0”的情况相同，终止序列解删截单元1208对从解交织单元1207输出的对数似然比序列进行解删截，合成解删截后的对数似然比序列和从缓冲器1210输出的对数似然比序列后，将合成后的对数似然比序列传送到Sum-product解码单元1209。 
(3)重发控制信息“3”时 
缓冲器1210将所存储的先前的对数似然比序列传送到终止序列解删截单元1208。终止序列解删截单元1208将从缓冲器1210输出的对数似然比序列中的、相当于由终止序列删截单元1020删截了的比特位置的位置上的LLR，插入从解交织单元1207输出的对数似然比序列，生成(解删截)对数似然比序列。终止序列解删截单元1208将解删截后的对数似然比序列传送到Sum-product解码单元1209。 
Sum-product解码单元1209利用从终止序列解删截单元1208输出的对数似然比序列，进行Sum-product解码。Sum-product解码单元1209将Sum-product解码结束时的对数似然比序列传送到缓冲器1210。另外，Sum-product解码单元1209将对Sum-product解码结束时的对数似然比序列进行硬判定所得的接收码字序列，传送到差错检测单元1211。 
差错检测单元1211对从Sum-product解码单元1209输出的接收码字序列，利用LDPC-CC校验矩阵进行奇偶校验，从而进行差错检测。另外，根据接收码字序列是否满足式(6)，进行LDPC-CC奇偶校验。 
v t H 0 T ( t ) + v t - 1 H 1 T ( t ) + . . . + v t - m s H m s T ( t ) = 0 . . . ( 6 )
利用式(6)进行LDPC-CC奇偶校验，由此差错检测单元1211能够对每个组进行差错检测，所述组是以各个存储长度M分割发送信息序列长度n所得的组。因此，通过比较每个组的差错检测结果，能够检测在接收码字序列中的哪些位置差错较多。 
这样，在LDPC-CC奇偶校验中，可知检测出差错的位置，所以基于检测出差错的位置，能够识别该差错是否是因对终止序列进行删截而发生的差错。因此，在该差错是因对终止序列进行删截而发生的差错时，在后述的响应信号生成单元1212中，生成表示仅请求重发被删截的比特的响应信号(NACK：Type-III)，从而能够抑制因重发所造成的传输效率的下降。 
差错检测单元1211将每个组的奇偶校验结果输出到响应信号生成单元1212作为差错检测信息。另外，作为差错检测信息的例子，能够使用矢量E＝[e1，e2，...，eJ-1，eJ]。这里，J是进行了差错检测的组数，在第i组(i＝1，...，J)中满足奇偶校验并且未检测出差错时为ei＝0，而在检测出差错时为eJ＝1。 
响应信号生成单元1212根据从差错检测单元1211输出的差错检测信息， 生成响应信号。具体而言，在矢量E为全零矢量时，判定为未检测出差错，响应信号生成单元1212生成ACK信号。另外，在矢量E包含一个以上的取1的值的元素时，判定为检测出差错，响应信号生成单元1212生成NACK信号。 
另外，响应信号生成单元1212根据矢量E的元素为1的位置，能够以组为单位估计接收码字序列的哪部分发生差错。在整个接收码字序列中发生差错时，或者仅在接收码字序列的前部或中央附近的组中发生差错时，响应信号生成单元1212生成NACK：type-I或NACK：type-II，所述NACK：type-I用于请求重发所有发送码字序列，所述NACK：type-II用于请求重发终止序列删截后的发送码字序列。另外，仅在接收码字序列的后部的组中发生差错时，响应信号生成单元1212生成NACK：type-III，所述NACK：type-III用于仅请求重发通过终止序列删截单元1020进行了删截的比特。 
从响应信号生成单元1212输出的ACK或NACK信号通过发送天线1213发送到发送装置1100。 
在发送装置1100的LDPC-CC编码单元1010中，对发送信息序列ui(i＝1，...，n)进行包含终止处理的LDPC-CC编码处理，从而取得发送码字序列[vk，i xk，j]。在终止序列删截单元1020中，对从LDPC-CC编码单元1010输出的发送码字序列[vk，i xk，j]中的、相当于终止序列的xk，j进行删截处理。 
删截后的发送码字序列被输出到缓冲器1110和发送序列选择单元1160。另外，进行了删截的删截比特序列被输出到缓冲器1120。 
在响应信号检测单元1140中，从通过接收天线1130接收到的接收信号中，检测从接收装置1200发送的响应信号，在重发控制单元1150中，根据响应信号，如下生成重发控制信息。 
(1)在响应信号为ACK时，生成重发控制信息“0”。 
(2)在响应信号为NACK：type-I时，生成重发控制信息“1”。 
(3)在响应信号为NACK：type-II时，生成重发控制信息“2”。 
(4)在响应信号为NACK：type-III时，生成重发控制信息“3”。 
在发送序列选择单元1160中，基于从重发控制单元1150输出的重发控制信息，选择发送码字序列。 
具体而言，在重发控制信息为“0”时，选择从终止序列删截单元1020输出的新的发送码字序列。另外，在重发控制信息为“1”时，选择对终止序列进 行删截之前的发送码字序列。另外，在重发控制信息为“2”时，选择缓冲器1110所存储的删截后的发送码字序列。另外，在重发控制信息为“3”时，选择缓冲器1120所存储的删截比特序列作为发送码字序列。 
由此，在通过接收装置1200的差错检测单元1211检测出差错时，仅重发该差错所涉及的序列，所以能够抑制因重发所造成的传输效率的下降。 
通过交织单元1030对选择出的发送码字序列进行交织，并通过调制单元1040对交织后的发送码字序列和控制信息进行调制。另外，控制信息包含重发控制信息，以使接收装置1200能够判别哪些信号被发送。 
如上所述，根据本实施方式，发送装置1100包括用于存储由终止序列删截单元1020进行了删截的终止序列的缓冲器1120，并在通信对方的接收装置1200通知重发请求时，发送缓冲器1120所存储的终止序列。在LDPC-CC奇偶校验中，可知检测出差错的位置，所以基于检测出差错的位置，能够识别该差错是否是因对终止序列进行删截而发生的差错。因此，在该差错是因对终止序列进行删截而发生的差错时，通过仅重发由终止序列删截单元1020删截了的比特，能够抑制因重发所造成的传输效率的下降。 
另外，在本实施方式中，以利用图15所示的删截图案的发送装置为例进行了说明，但本发明并不限于此，即使利用了其他的任意的删截图案时，也能够获得本实施方式中已说明的效果。 
另外，终止序列删截单元1020使用将终止序列全部删截的删截图案，在初次发送时，发送装置1100也可以完全不发送终止序列。由此，能够避免因发送终止序列所造成的传输效率的下降。此时，若从接收装置1200发送来NACK：type-III，则发送在初次发送时未发送的终止序列，从而能够获得本实施方式中已说明的效果。 
另外，在本实施方式中，使用重发控制信息“0”至“3”或将ACK、NACK：type-I至type-III作为响应信号的例子进行了说明，但本发明并不限于此，即使利用其他的方法，也能够获得本发明的效果，所述其他的方法是能够判别比特差错是否是因对终止序列进行了删截所产生的比特差错，并传输能够将该事实通知给发送装置1100的响应信号的方法。 
另外，在本实施方式中，说明了在重发控制信息为“1”或“2”时，发送装置1100重发缓冲器1110和缓冲器1120所存储的发送码字序列的情况，但也可以再次通过LDPC-CC编码单元1010对重发序列进行编码而发送。图18 表示此时的发送装置的结构图。另外，在说明图18的发送装置时，对与图16相同的结构部分附加相同的标号，并省略其说明。 
图18的发送装置1300所采用的结构为，相对于图16的发送装置1100，追加了缓冲器1310和LDPC-CC编码单元1320以代替缓冲器1110和LDPC-CC编码单元1010。 
缓冲器1310存储发送信息序列。另外，在从重发控制单元1150输出重发控制信息“0”时，缓冲器1310清除所存储的发送信息序列，存储新的发送信息序列，并且将新的发送信息序列传送到LDPC-CC编码单元1320。另外，在重发控制信息为“1”或“2”时，缓冲器1310将所存储的发送信息序列传送到LDPC-CC编码单元1320。另外，在重发控制信息为“3”时，缓冲器1310直接存储所存储的发送信息序列。 
LDPC-CC编码单元1320对发送信息序列以任意的编码率进行LDPC-CC编码。这里，LDPC-CC编码单元1320也可以在初次发送时和重发时利用不同的编码率进行LDPC-CC编码。由此，在从接收装置1200发送来重发控制信息为“1”或“2”的重发请求时，能够在重发时，对相同的发送信息序列以纠错能力较高的、不同的编码率进行LDPC-CC编码。 
另外，在重发控制信息为“0”的情况下，将所存储的发送信息序列更新为新的发送信息序列时，缓冲器1310也可以重新排列新的发送信息序列的顺序而存储。在LDPC-CC中，对终止序列进行了删截时所发生的差错集中在发送信息序列的后部的比特。因此，通过缓冲器1310重新排列发送信息序列的顺序而存储，在重发时，与初次发送时的发送信息比特不同的发送信息比特位于发送信息序列的后部，从而能够减少在重发时发生比特差错的概率。作为重新排列发送信息序列的顺序的方法，例如存在从发送信息序列的后部开始依序重新排列等方法。由此，使初次发送时在发送信息序列的后部进行了LDPC-CC编码而被发送的比特，在重发时在前部进行了LDPC-CC编码而被发送，所以提高正确地接收在初次发送时容易受到差错的影响的后部的比特的比例。 
(实施方式6) 
在本实施方式中，说明具有以下功能的发送装置和接收装置的结构，即预先对发送信息序列的后部的比特另行编码，通过其编码增益减轻因减少发送的终止序列数而在接收信息序列的后部发生的传输差错。 
图19是表示本实施方式的发送装置的主要结构的方框图。在说明本实施方式时，对与图14相同的结构部分附加相同的标号，并省略其说明。图19的发送装置1400所采用的结构为，相对于图14的发送装置1000，还追加了信息序列分割单元1410、外编码单元1420以及重新排列单元1430。 
信息序列分割单元1410将发送信息序列分割为前部和后部，从而取得两个序列。例如，信息序列分割单元1410将n比特的发送信息序列分割为从发送信息序列的开头开始的K比特和剩余的n-K比特。信息序列分割单元1410将分割后的K比特的发送信息序列输出到重新排列单元1430，并且将分割后的n-K比特的发送信息序列输出到外编码单元1420。 
外编码单元1420对由信息序列分割单元1410分割出的n-K比特的发送信息序列进行外编码。由此，对发送信息序列的后部的n-K比特进行外编码，所以能够通过外编码的编码增益，减轻因减少终止序列数而在接收信息序列的后部产生的传输差错。 
作为外编码的编码方式，优选无需进行终止处理的块码，例如适用信息序列长度n-K比特的LDPC-BC。外编码单元1420将外编码后的发送信息序列输出到重新排列单元1430。 
重新排列单元1430输入来自信息序列分割单元1410的发送信息序列以及来自外编码单元1420的外编码后的发送信息序列，并重新排列这些发送信息序列的顺序。作为重新排列的顺序，将外编码单元1420所生成的奇偶校验序列，优先地配置在输入到外编码单元1420的发送信息序列之前的位置。 
如上所述，在LDPC-CC中，对终止序列进行了删截时所发生的差错集中在接收码字序列的后部的比特。因此，重新排列单元1430将外编码单元1420所生成的奇偶校验序列优先地配置在前部，由此减少该奇偶校验序列发生差错的比例，从而能够提高外编码增益。 
重新排列单元1430将进行交织所得的发送信息序列传送到LDPC-CC编码单元1010。 
图20是表示本实施方式的接收装置的主要结构的方框图。在说明本实施方式时，对与图17相同的结构部分附加相同的标号，并省略其说明。图20的接收装置1500所采用的结构为，相对于图17的接收装置1200，削除响应信号生成单元1212和发送天线1213，并且还追加了重新排列单元1501、接收信息序列分割单元1502、以及外码解码单元1503。 
重新排列单元1501对通过Sum-product解码单元1209解码所得的接收信息序列以与发送装置1400中的重新排列单元1430相反的规则进行重新排列，并将重新排列后的接收信息序列传送到接收信息序列分割单元1502。 
接收信息序列分割单元1502以与发送装置1400中的信息序列分割单元1410相同的规则，将从重新排列单元1501输出的接收信息序列分割为两个接收信息序列。接收信息序列分割单元1502将分割后的K比特的信息序列传送到差错检测单元1211，并将分割后的剩余的接收信息序列传送到外码解码单元1503。 
外码解码单元1503对分割后的接收信息序列进行外码的解码处理。例如，在外编码单元1420中适用信息序列长度n-K比特的LDPC-BC作为外码时，利用Sum-product解码或置信传播(Belief Propagation：BP)解码进行LDPC-BC解码。外码解码单元1503将解码后的接收信息序列传送到差错检测单元1211。 
如上所述，在本实施方式中，信息序列分割单元1410通过将发送信息序列分割为前部和后部而取得两个序列，外编码单元1420对发送信息序列的后部的比特进行外编码。由此，在因LDPC-CC编码单元1010削减终止序列而在接收信息序列的后部发生了差错时，能够利用外编码纠正该差错，所以能够抑制接收质量的劣化。另外，不是对整个发送信息序列进行外编码，而是仅对因终止序列的削减而容易发生差错的发送信息序列的后部进行外编码，从而能够抑制因连接编码所造成的编码率的下降。另外，设置新排列单元1430，在进行外编码后，通过重新排列单元1430将进行外编码所获得的外码字序列的一部分优先地配置在发送信息序列的前部，能够提高外编码的编码增益。 
另外，在以上的说明中，说明了信息序列分割单元1410从发送信息序列的开头开始连续地提取K比特的发送信息序列的情况，但也可以从发送信息序列的任意的位置开始连续地提取K比特，或者随机提取K比特，并将剩余的n-K比特输出到外编码单元1420。这样也对发送信息序列中的连续的n-K比特或随机的n-K比特进行外编码，所以能够纠正突发性地发生的差错。 
另外，在以上的说明中，说明了重新排列单元1430将外编码单元1420所生成的奇偶校验序列，优先地配置在输入到外编码单元1420的发送信息序列之前的位置的情况，但本发明并不限于此。例如，重新排列单元1430也可 以进行重新排列，以使从信息序列分割单元1410输出的、未进行外编码的发送信息序列和通过外编码单元1420进行外编码所得的发送信息序列混在一起。由此，进行了外编码的比特也被配置在发送码字序列的后部以外的位置，所以能够进一步提高外编码增益。 
另外，图21表示本实施方式的接收装置的另一个主要结构的方框图。图21的接收装置1600所采用的结构为，相对于图20的接收装置1500，还包括接收信息序列合并单元1601。 
接收信息序列合并单元1601将从接收信息序列分割单元1502输出的接收信息序列以及从外码解码单元1503输出的外码解码后的接收信息序列合并，取得接收信息序列，并将所获得的接收信息序列输出到差错检测单元1211和Sum-product解码单元1209。 
由此，Sum-product解码单元1209能够利用反映了外码的解码结果的接收信息序列，再次进行内码即LDPC-CC的解码，所以通过反复进行内码的解码和外码的解码，解码增益提高，从而能够减少接收信息序列所包含的差错数。 
另外，利用差错检测单元1211的差错检测结果，仅对接收信息序列中的检测出差错的部分进行纠错解码时，能够削减进行重复解码的运算次数。另外，能够基于差错检测单元1211的差错检测结果，确定无差错地接收到的信息序列，所以能够通过使其比特的接收似然为+∞或-∞，提高内码和外码的解码增益。 
(实施方式7) 
在从实施方式4至实施方式6中，说明了对终止序列进行删截的情况。在本实施方式中，说明对进行LDPC-CC编码所获得的发送码字序列进行合适的删截的发送装置和删截方法。 
图22是表示本实施方式中使用的LDPC-CC校验矩阵的结构的图。图22与图1不同，表示校验矩阵H的结构，而不是表示HT的结构。若以v表示发送码字矢量，则Hv＝0的关系式成立。 
在说明本实施方式的删截方法时，首先说明将通常的删截方法适用于上述发送码字序列v时的问题。例如在非专利文献4中记载了通常的删截方法。另外，以下，以利用编码率R＝1/2、(177，131)的卷积码来构成LDPC-CC的情况为例进行说明。 
图23是用于说明通常的删截方法的图。在该图中，v1，t，v2，t(t＝1，2，...)表示发送码字序列v。在通常的删截方法中，发送码字序列v被分为多个块，对各个块利用同一个删截图案来抽取发送码字比特。 
图23表示以下的情形，也就是将发送码字序列v分成每6比特的块，对所有的块利用同一个删截图案并以一定的比例抽取发送码字比特。在该图中，以圆圈符号围起来的比特表示被删截的比特(不发送的比特)，对所有的块1至块5选择v2，1，v2，3，v2，4，v2，6，v2，7，v2，9，v2，10，v2，12，v2，13，v2，15而进行删截(使其为不发送的比特)，以使删截后的编码率为3/4。 
接着，考虑对利用了LDPC-CC的编码所获得的发送码字序列进行了如图23所示的通常的删截情况下的接收端(解码端)的影响。另外，以下，研究在接收端(解码端)中使用BP解码的情况。在BP解码中，基于LDPC-CC的校验矩阵进行解码处理。图24表示发送码字序列v与LDPC-CC校验矩阵H之间的对应关系。在图24中，以圆圈符号围起来的比特为通过进行删截而被抽取的发送码字比特。其结果，在校验矩阵H中，与方框围起来的1对应的比特不包含在发送码字序列中。其结果，在进行BP解码时，对于与方框围起来的1对应的比特而言，不存在初始的对数似然比，所以对数似然比被设定为0。 
在BP解码中，反复进行行运算和列运算。因此，若在同一行中包含两个以上的不存在初始的对数似然比(对数似然比为0)的比特(在图24中与方框围起来的1对应的比特)，则在该行中，直至通过进行列运算来更新不存在初始的对数似然比(对数似然比为0)的比特的对数似然比为止，仅进行该行的行运算无法更新对数似然比。也就是说，仅进行行运算无法传播可靠度，为了传播可靠度，需要反复进行行运算和列运算。因此，若存在多个这样的行，则在BP解码中反复处理数存在限制时，无法传播可靠度，成为导致接收质量的劣化的原因。在图24所示的例子中，行1710为仅进行行运算无法传播可靠度的行、即成为导致接收质量的劣化的原因的行。 
对此，在使用本实施方式的删截方法时，能够削减仅进行行运算无法传播可靠度的行数。在本实施方式中，对于接收端(解码端)中的发送码字比特的每个处理单位，使用第一删截图案和第二删截图案对发送码字比特进行删截，所述第二删截图案为与所述第一删截图案相比，抽取较多的比特的图案。以下，使用图25和图26进行说明。 
图25是用于说明本实施方式的删截方法的图。与图23相同，v1，t，v2，t(t＝1，2，...)表示发送码字序列v。另外，以下，与图23相同，说明1块由6比特构成的情况。另外，假设接收端(解码端)中的发送码字比特的处理单位为块1至块5。在图25所示的例子中，表示以下的情形，即对开头的块1使用不进行删截的第一删截图案，对块2至块5使用进行删截的第二删截图案，其结果，v2，1，v2，3，v2，4，v2，6，v2，7，v2，9，v2，10，v2，12，v2，13，v2，15被删截。这样，在本实施方式中，使用编码率不同的删截图案，在发送码字比特的处理单位内设置被抽取的比特数较少的范围。 
图26表示此时的发送码字序列v与LDPC-CC校验矩阵H之间的对应关系。在图26中，可知发生了3行在同一行中包含两个方框围起来的1的行，但与图24的情况相比，其行数已被削减。这是因为不对块1进行删截。 
这样，通过设定不进行删截的块，能够削减成为导致BP解码时的接收质量的劣化的原因的行数。其结果，到行1720为止的行中，在初始时存在对数似然，在BP解码中，可靠地更新可靠度，并且更新后的可靠度传播到行1720，所以能够抑制接收质量的劣化。这样，基于卷积码(LDPC-CC)的校验矩阵的结构的特征，通过多次进行重复解码，仅进行行运算而获得的行的可靠度依序传播，从而能够抑制因进行删截所造成的接收质量的劣化。另外，削减仅进行行运算无法传播可靠度的行数，所以能够降低传播可靠度所需的反复次数。 
然而，在图25所示的例子中，设定不进行删截的块，由此被发送的发送码字比特增加，传输速度下降。但是，若使在使用了第一删截图案的比特数N与使用了第二删截图案的比特数M之间成立N＜＜M的关系，则能够抑制传输速度的下降，并且提高接收质量。图25为N＝6、M＝24的例子，尽管追加发送码字比特数较少即为2比特，但能够将仅进行行运算无法传播对数似然的行数从6行减少至3行。 
以下，说明本实施方式的发送装置的结构。图27是表示本实施方式的发送装置的主要结构的方框图。在说明本实施方式时，对与图14相同的结构部分附加相同的标号，并省略其说明。图27的发送装置1800所采用的结构为，相对于图14的发送装置1000，包括删截单元1810以代替终止序列删截单元1020。另外，删截单元1810所采用的结构，包括：第一删截单元1811、第二删截单元1812、以及切换单元1813。 
删截单元1810对由发送信息序列和终止序列构成的发送码字序列进行删截，并将删截后的发送码字序列输出到交织单元1030。 
具体而言，删截单元1810使用第一删截图案和第二删截图案对发送码字序列进行删截，所述第二删截图案为与所述第一删截图案相比，抽取较多的比特的图案。第一删截图案和第二删截图案之间，进行删截的比特的比例不同。删截单元1810例如使用如图28所示的删截图案对发送码字序列进行删截。在图28中，(N+M)比特为接收端(解码端)中的处理单位。 
第一删截单元1811使用第一删截图案对发送码字序列进行删截。第二删截单元1812使用第二删截图案对发送码字序列进行删截。 
在使用图28的删截图案时，第一删截单元1811未对从接收端(解码端)的处理单位的开头开始的N比特的发送码字序列进行删截，而将输入到第一删截单元1811的发送码字序列输出到切换单元1813。第二删截单元1812对(N+1)至(N+M)比特的发送码字序列进行删截，并将删截后的发送码字序列输出到切换单元1813。 
另外，第一删截单元1811和第二删截单元1812也可以基于来自控制信息生成单元1050的控制信息，决定是否对发送码字序列进行删截。切换单元1813根据来自控制信息生成单元1050的控制信息，将从第一删截单元1811输出的发送码字序列和从第二删截单元1812输出的发送码字序列中的一方输出到交织单元1030。 
以下，主要以删截单元1810的删截处理为中心，说明如上构成的发送装置1800的动作。另外，以下，以LDPC-CC编码单元1010利用编码率R＝1/2、(177，131)的卷积码进行LDPC-CC编码的情况为例进行说明。 
在LDPC-CC编码单元1010中，对发送信息序列ut(t＝1，...，n)进行LDPC-CC编码处理，从而取得v＝(v1，t，v2，t)。在组织码时，v1，t为发送信息序列ut，v2，t表示奇偶校验位。基于发送信息序列v1，t和图26的各行的校验式求出奇偶校验位v2，t。 
删截单元1810对编码率R＝1/2的发送码字序列v进行删截处理。例如，在删截单元1810使用图25所示的删截图案时，不对块1进行删截，对块2至块5以规定的间隔规则性地抽取比特。也就是说，对块2抽取v24和v26的比特，对块3抽取v2，7和v2，9的比特，对块4抽取v2，10和v2，12，对块5抽取v2，13和v2，15。由此，对于块2至块5能够取得编码率R＝3/4的发送码字序列。 
删截后的发送码字序列经由交织单元1030、调制单元1040、无线单元1060和发送天线1070而发送到接收端(解码端)。此时，在使用图25所示的删截图案时，未发送v2，4，v2，6，v2，7，v2，9，v2，10，v2，12，v2，13，v2，15。 
这样，在使用了图25所示的删截图案时，对于每个规定的周期，发生未进行删截的块。如图25所示，未对块1进行删截，从而发送了利用图23的通常的删截方法时未发送的v2，1和v2，3。由此，在利用了BP解码时仅进行行运算无法传播可靠度的行是图26的行1720所示的3行。比较图23与图25可知，通过追加2比特的发送比特，将仅进行行运算无法传播可靠度的行数从6行削减至3行。其结果，初始时存在对数似然的行数增加，通过进行BP解码来可靠地更新初始的可靠度，而且该可靠度传播到图26的行1720。 
其后，基于卷积码(LDPC-CC)的校验矩阵的结构的特征，通过多次进行重复解码，在校验矩阵的开头处多个存在的可靠度依序传播，从而能够抑制因进行删截所造成的接收质量的劣化。 
在图25的例子中，要发送的增加比特数较少即为2比特，所以能够将传输速度的下降抑制到较小，并且抑制接收质量的劣化。另外，因为具有以下的特征，所以能够获得这样的效果，即如图34所示，LDPC-CC采用在校验矩阵中存在1的位置集中在平行四边形的范围内的类型。因此，即使适用于LDPC-BC的情况，能够获得同样的效果的可能性也较低。 
这样，通过设置不进行删截的块，能够削减BP解码时造成不良影响的行数。此时，若考虑传输效率，则在构成不进行删截的块的比特N与构成作为删截的对象的块的比特M之间成立N＜＜M的关系较为重要。通过使N＜＜M，能够抑制传输效率的劣化，并且抑制接收质量的劣化。 
另外，删截单元1810对适用第二删截图案的块2至块5不是随机地进行删截，而是根据规定的规则，对其进行删截即可。与随机地进行删截的情况相比，在根据规定的规则进行删截时，删截运算处理较简单。 
(其他的删截图案) 
删截单元1810使用的删截图案并不限于图28。例如，如图29所示，删截单元1810也可以使用编码率R1＝2/3的删截图案作为第一删截图案，使用编码率R2＝5/6的删截图案作为第二删截图案。 
另外，如图30A和图30B所示，也可以将n个帧作为接收端(解码端)中的处理单位而对其进行删截。如图30A所示，也可以对从n帧(n为1以上的 整数)的开头开始的N比特使用不进行删截的第一删截图案，对(N+1)至(N+M)比特使用进行删截的第二删截图案。 
另外，如图30B所示，也可以对从n帧的开头开始的N比特使用编码率R1＝2/3的第一删截图案，对(N+1)至(N+M)比特使用编码率R2＝5/6的第二删截图案。 
另外，如图31A和图31B所示，也可以使用以下的图案，即越靠近接收端(解码端)中的处理单位的后部，通过进行删截而抽取的比特越少。使得越靠近接收端(解码端)中的处理单位的后部，通过进行删截而抽取的比特数越少，从而在BP解码中能够提高接收质量。 
另外，与图28的情况相同，若使在使用了第一删截图案的比特数N与使用了第二删截图案的比特数M之间成立N＜＜M的关系，则能够抑制传输速度的下降，并且提高接收质量。 
另外，如图32A所示，也可以对从接收端(解码端)中的处理单位即n个帧(n为1以上的整数)的开头开始的N1比特使用不进行删截的第一删截图案，对(N1+1)至(N1+M)比特使用进行删截的第二删截图案，对(N1+M+1)至(N1+M+N2)比特使用不进行删截的第一删截图案。 
另外，如图32B所示，也可以对从接收端(解码端)中的处理单位即n个帧(n为1以上的整数)的开头开始的N1比特使用编码率R1＝2/3的第一删截图案，对(N1+1)至(N1+M)比特使用编码率R2＝5/6的第二删截图案，对(N1+M+1)至(N1+M+N2)比特使用编码率R1＝2/3的第一删截图案。 
与对接收端(解码端)中的处理单位的一处使用通过进行删截而抽取的比特数较少的第一删截图案的情况相比(参照图30和图31)，对两处使用该第一删截图案时(参照图32)，可靠度较高的校验行增加，所以BP解码时的收敛速度较快，从而能够以较少的反复次数而获得解码结果。 
另外，在上述处理单位中使用通过进行删截而抽取的比特数较少的第一删截图案的部分并不限于两处，也可以为三处以上。 
另外，即使在上述处理单位中使用第一删截图案的部分为两处以上时，只要使在使用第一删截图案的比特数的总数N与使用第二删截图案的比特数的总数M之间成立N＜＜M的关系，则能够抑制传输速度的下降，并且提高接收质量，所述第一删截图案是通过进行删截而抽取的比特数较少的图案。 
另外，在图30、图31和图32中，说明了对n帧使用第一删截图案和第 二删截图案的情况，但n只要是1以上的整数即可，也能够适用于1帧的情况。 
以下，考虑与解码处理定时的关系，研究适合于由LDPC-CC编码所获得的发送码字序列的删截图案。 
图33是用于说明解码处理定时的图。在图33中，接收数据序列分别由n帧(例如，n个OFDM(Orthogonal Frequency Division Multiplexing，正交频分复用)码元：OFDM码元是指，OFDM方式下由32个副载波构成，各个副载波中构成调制信号时，由所有载波(32个副载波)构成的码元)构成。该接收数据序列长度为接收端(解码端)中的处理单位，该n帧(或者n个OFDM码元)被提供给高层的层作为一个组。一般而言，直至高层的层取入下一个n帧的数据为止发生时间延迟，所以将图33的t3、t6和t9的定时、即接收到n帧的最后部分的定时作为进行BP解码的期间的最后较为实际。 
LDPC-CC具有卷积码的性质，所以为了使在t2的定时后通过BP解码来估计出的数据为有效的数据(正确的可能性较高的数据)，需要在t2的定时之前开始BP解码。例如，在图33所示的例子中，为了使在t2至t5之间进行BP解码所得的估计数据为有效的数据，需要在t1至t6之间进行BP解码。同样地，为了使在t5至t8之间所得的估计数据为有效的数据，需要在t4至t9之间进行BP解码。 
在考虑到这样的解码处理定时时，例如，若对由n帧构成的接收数据序列的后部进行通过删截而抽取的比特数较少的删截，则在BP解码处理期间，在前部和后部双方包含可靠度被传播的行，所以能够有效地传播可靠度。 
如上所述，根据本实施方式，删截单元1810按每个发送码字比特的处理单位，使用第一删截图案和第二删截图案对发送码字比特进行删截，所述第二删截图案为与所述第一删截图案相比，抽取较多的比特的图案。 
不是以一定的比例对发送码字序列进行删截，而是使用删截后的编码率不同的第一删截图案和第二删截图案，从而能够抑制进行BP解码所造成的解码特性的劣化。 
只要进行删截，就会发生成为接收质量的劣化的原因的行，但作为如本实施方式的删截方法那样，抑制传输速度的下降并且抑制接收质量的劣化的方法是在构筑性能良好的系统时非常重要的。 
另外，第一删截图案和第二删截图案也可以分别由相同的多个副图案 (sub-pattern)构成。也就是说，如图25所示，也可以对块2至块5分别使用相同的删截副图案，从而规则性地抽取发送码字比特。由此，能够使删截运算处理更为简单。 
另外，编码率较小的第一删截图案无需一定配置在n帧的最后部分，由图33可知，设置在t1至t3，t4至t6，t7至t9之间即可。另外，t1至t3，t4至t6，t7至t9的期间是通过BP解码处理期间与可获得有效数据的期间之间的关系来确定的，所以在BP解码处理期间产生变化时，适合于配置第一删截图案的位置也变动。 
另外，在以上的说明中，作为一例说明了对卷积码进行BP解码时的删截方法，但本发明并不限于此，能够对如非专利文献1、非专利文献5至非专利文献7中记载的、时不变LDPC-CC、时变LDPC-CC的情况也同样地进行本发明的删截方法。 
(实施方式8) 
在本实施方式中，说明校验矩阵、以及基于该校验矩阵的LDPC-CC编码器的结构，所述校验矩阵是设计为在越靠近发送信息序列的开头部和后部，LDPC-CC编码的存储长度M越小的校验矩阵。采用这样的结构，从而能够减少编码的开始时和结束时的编码器的状态数。因此，例如，在使用非专利文献8中记载的通过tail-biting进行的终止处理时，能够减少在编码和解码时应该考虑的状态数，所以编码器和解码器的结构较简单。 
图34表示本实施方式的一例校验矩阵。图34的校验矩阵1900为编码率R＝b/c＝1/2、发送信息序列长度n时的例子。校验矩阵1900与图3的校验矩阵100的不同之处在于，发送信息序列ut的索引靠近1的部分和靠近n的部分中，编码的存储长度M1小于其他部分的存储长度M2。 
另外，校验矩阵1900表示M1＝3、M2＝5的例子，但M1和M2的值并不限于此，只要满足M1＜M2的关系即可。尤其，在M1＜＜M2时，能够使tail-biting的状态数较少，并且使与终止处理有关的部分以外的比特中的LDPC-CC的限制长度较长，所以较为优选。另外，也可以使存储长度数为3以上，在发送信息序列的索引越靠近1的部分和越靠近n的部分，使存储长度越分段地减小。 
如图34所示，在使用校验矩阵1900时，对发送信息序列u1至u5以存储长度M1＝3进行编码，从而取得发送码字序列v1、1至v1、5和v2、1至v2、5。对 发送信息序列u6至un-5以存储长度M2＝5进行编码，从而取得发送码字序列v1、6至v1，n-5和v2、6至v2，n-5。另外，对发送信息序列un-4至un以存储长度M1＝3进行编码，从而取得发送码字序列v1，n-4至v1、n和v2，n-4至v2、n。 
如非专利文献8所记载，编码的初始状态和结束状态的状态数为编码器的存储长度的平方。因此，若减小与初始状态和结束状态的编码有关的编码器的存储长度M1，则能够减少与tail-biting有关的状态数。 
这样，通过使用图34所示的检验矩阵1900进行LDPC-CC编码，能够减少编码器的初始状态和结束状态的状态数，其结果，能够减少与编码和解码有关的运算量和处理延迟。 
另外，在LDPC-CC中，存在以下的特征，即存储长度M越大，能够获得越大的编码增益，并能够获得越良好的差错率特性。因此，通过在校验矩阵1900中，增大与终止处理有关的部分以外的存储长度，能够获得编码增益。 
接着，参照附图说明使用图34的校验矩阵1900进行LDPC-CC编码的LDPC-CC编码器的结构。 
图35是表示本实施方式的LDPC-CC编码器的主要结构的方框图。在说明本实施方式时，对与图6相同的结构部分附加相同的标号，并省略其说明。图35的LDPC-CC编码器2000的结构为，相对于图6的LDPC-CC编码器400，削除删截单元480，并包括加权控制单元2010以代替加权控制单元470。 
加权控制单元2010基于从比特数计数器460输出的计数出的比特数、存储长度切换定时信息、以及以加权控制单元2010内保持的校验矩阵1900为基准的加权图案，将存储长度切换定时的矩阵元素h1 (m)(t)和h2 (m)(t)的值传送到加权乘法器420-0至420-M和430-0至430-M。这里，M＞M1。 
这里，存储长度切换定时信息表示切换校验矩阵1900的存储长度M的、发送信息序列的索引。例如，在图34所示的校验矩阵1900时，对发送信息序列的开头部和后部使用M1＝3进行编码，对除此以外的部分使用M2＝5进行编码，所以存储长度切换定时信息取两个值。也就是说，在使用存储长度M1＝3、M2＝5的两种作为存储长度时，存储长度切换定时信息具有从M1＝3切换为M2＝5的定时信息的索引、以及从M2＝5切换为M1＝3的定时信息的索引。 
图36表示使用两种存储长度M即M1＝3、M2＝5时的加权控制单元2010的结构例。图36的加权控制单元2010由选择器2011和2015、以及加权图 案存储单元2012和2013构成。以下，将表示从存储长度M1＝3切换为M2＝5的定时的索引设为存储长度切换定时信息1，将表示从存储长度M2＝5切换为M1＝3的定时的索引设为存储长度切换定时信息2。 
选择器2011输入计数出的比特数以及存储长度切换定时信息1和2，在计数出的比特数≤存储长度切换定时信息1时，将计数出的比特数传送到加权图案存储单元2012。 
另一方面，在计数出的比特数＞存储长度切换定时信息1，并且计数出的比特数≤存储长度切换定时信息2时，选择器2011将计数出的比特数传送到加权图案存储单元2013。 
另外，在计数出的比特数＞存储长度切换定时信息2时，选择器2011将计数出的比特数传送到加权图案存储单元2012。 
加权图案存储单元2012保持加权图案2016所示的加权图案，随着计数出的比特数的增加，将ha1、ha2、ha3和ha4周期性地输出到选择器2015。另外，加权图案2016为存储长度M1＝3时的LDPC-CC校验矩阵的矩阵元素h1 (m)(t)和h2 (m)(t)(m＝0，...，3)。在存储长度M1＝3时，hb1、hb2和hb3的加权图案的元素数为8，但在LDPC-CC编码器2000具有12个加权乘法器420-0至420-M(M＝5)以及430-0至430-M(M＝5)，以能够对应存储长度M2＝5。因此，在加权图案2016中，h1 (4)、h2 (4)、h1 (5)和h2 (5)的加权元素无论在哪个图案中也都是0。 
加权图案存储单元2013保持加权图案2017所示的加权图案，随着计数出的比特数的增加，将hb1、hb2和hb3周期性地输出到选择器2015。另外，加权图案2017为存储长度M2＝5时的LDPC-CC校验矩阵的矩阵元素h1 (m)(t)和h2 (m)(t)(m＝0，...，5)。 
选择器2015将从加权图案存储单元2012输入的矩阵元素ha1、ha2、ha3和ha4、以及从加权图案存储单元2013输入的矩阵元素hb1、hb2和hb3输出到加权乘法器420-0至420-M和430-0至430-M。 
也就是说，选择器2015与选择器2011联动，根据计数出的比特数与存储长度切换定时信息1和2的比较结果，在计数出的比特数≤存储长度切换定时信息1时，将以加权图案存储单元2012所存储的存储长度M1＝3的校验矩阵为基准的加权图案2016的矩阵元素，输出到加权乘法器420-0至420-M和430-0至430-M。 
另一方面，在计数出的比特数＞存储长度切换定时信息1，并且计数出的 比特数≤存储长度切换定时信息2时，选择器2015将以加权图案存储单元2013所存储的存储长度M2＝5的校验矩阵为基准的加权图案2017的矩阵元素，输出到加权乘法器420-0至420-M和430-0至430-M。 
另外，在计数出的比特数＞存储长度切换定时信息2时，选择器2015将以加权图案存储单元2012所存储的存储长度M1＝3的校验矩阵为基准的加权图案2016的矩阵元素，输出到加权乘法器420-0至420-M和430-0至430-M。 
以下，说明如上构成的LDPC-CC编码器2000的动作。 
移位寄存器410-1至410-M的状态被设定为S1，移位寄存器440-1至440-M的状态被设定为S2。根据发送序列决定状态S1和S2。将发送信息序列u1至un依序输出到移位寄存器410-1、加权乘法器420-0、以及比特数计数器460。 
在比特数计数器460中，对所输入的发送信息序列u1至un和终止序列x1，1至x1，L的比特数进行计数，并将所获得的计数出的比特数输出到加权控制单元2010。 
在加权控制单元2010中，根据计数出的比特数与存储长度切换定时信息的比较结果，选择加权图案2016、加权图案2017中的任一方，并将选择出的加权参数的矩阵元素输出到加权乘法器420-0至420-M和430-0至430-M。 
具体而言，在计数出的比特数≤存储长度切换定时信息1时，将以存储长度M1＝3的校验矩阵为基准的加权图案2016的矩阵元素，输出到加权乘法器420-0至420-M和430-0至430-M。 
在计数出的比特数＞存储长度切换定时信息1，并且计数出的比特数≤存储长度切换定时信息2时，将以存储长度M2＝5的校验矩阵为基准的加权图案2017的矩阵元素，输出到加权乘法器420-0至420-M和430-0至430-M。 
另外，在计数出的比特数＞存储长度切换定时信息2时，将以存储长度M1＝3的校验矩阵为基准的加权图案2016的矩阵元素，输出到加权乘法器420-0至420-M和430-0至430-M。 
由此，能够减小与发送信息序列的开头部和后部的编码有关的存储长度，其结果，能够削减编码器的初始状态和结束状态的状态数。 
如上所述，根据本实施方式，加权控制单元2010存储以存储长度不同的LDPC-CC校验矩阵为基准的加权图案2016和2017，在输入比特为信息序列时，在信息序列的开头部和后部，使用存储长度较小的加权图案。若存储长 度M越小，则能够使编码器的初始状态和结束状态的状态数越少，所以能够减小进行编码和解码所需的运算量和处理延迟时间。 
另外，在本实施方式中，以在发送信息序列的开头部和后部中使用存储长度M1＝3进行编码，在其他的部分中使用存储长度M2＝5进行编码的情况为例进行了说明，但本发明并不限于此，即使将发送信息序列的开头部和后部中使用的存储长度M1设定为小于3的任意的存储长度，或者使用将从存储长度M2减少到存储长度M1的减少量设定为任意量的校验矩阵，也能够获得本发明的效果、即减少编码器的初始状态和结束状态的状态数。 
(实施方式9) 
在本实施方式中，说明如下设计的LDPC-CC编码器的结构，即在由对个多项式构成的LDPC-CC的编码中，使用多个多项式中存储长度最小的多项式开始编码处理，使用存储长度最小的多项式结束编码处理。通过采用这样的结构，能够减少编码的开始和结束时的编码器的状态数，从而能够减小进行编码和解码所需的运算量和处理延迟时间。 
图37表示本实施方式的校验矩阵2100。校验矩阵2100是，定义多项式的数为2、即、时变周期2的LDPC-CC的校验矩阵。校验矩阵2100的各个行与校验多项式对应，各个列与码字比特对应。通过式(7-1)和式(7-2)分别给出两个多项式。 
(D16+D10+D6+1)X(D)+(D17+D8+D4+1)P(D)＝0    ...(7-1) 
(D17+D8+D4+1)X(D)+(D19+D12+D5+1)P(D)＝0    ...(7-2) 
以下，将通过式(7-1)给出的多项式称为第一多项式p1，将通过式(7-2)给出的多项式称为第二多项式p2。 
第一多项式p1的存储长度为Md1＝16和Mp1＝17。这里，附加的字母d和p表示信息比特和奇偶校验比特。另外，第二多项式p2的存储长度为Md2＝17和Mp2＝19。也就是说，在第一多项式p1和第二多项式p2中，第一多项式p1的存储长度都小于第二多项式p2的存储长度。 
如实施方式8所述，存储长度越小，则编码器的状态数越少，所以为了减少状态数，最好使用存储长度较小的多项式开始编码，使用存储长度较小的多项式结束编码。 
此时，通过使用第一多项式p1开始编码，能够在编码的开始时使用存储长度较小的多项式进行编码。另一方面，在为时变周期2，交替使用两个多 项式时，根据编码的信息比特的数，变更编码的结束时的多项式。因此，并不一定能够使用存储长度较小的多项式来结束编码处理。 
因此，在本实施方式中，设置多项式调节单元2210，必定通过存储长度较小的多项式来结束编码。 
图38表示本实施方式的发送装置的主要结构。图38的发送装置2200所采用的结构为，相对于图14的发送装置1000，还追加了多项式调节单元2210。 
多项式调节单元2210使用发送信息比特数Ndata和LDPC-CC的多项式的数Npoly，求调节比特数Nadj。 
图39表示多项式调节单元2210的结构。多项式调节单元2210包括：调节比特数计算单元2211、已知比特生成单元2212、以及已知比特追加单元2213。 
这里，LDPC-CC编码单元1010使用存储长度最小的多项式p1来开始LDPC-CC的编码。 
因此，假设进行编码的信息比特的索引为Ni(＝1，2，…，Ndata)，通过使用多项式p1来对具有满足Ni％Npoly＝1的索引的信息比特进行编码。这里，“％”表示求除法运算的余数的运算子。 
调节比特数计算单元2211基于发送信息比特数Ndata和多项式的数Npoly，求(Ndata+Nadj)％Npoly＝1时的最小的调节比特数Nadj，并将求出的调节比特数Nadj传送到已知比特生成单元2212。 
已知比特生成单元2212生成调节比特数Nadj个已知比特。作为已知比特，只要是发送端与接收端之间已知的比特序列，则能够使用任意的比特序列。例如，已知比特生成单元2212能够使用全零序列等作为Nadj个已知比特。已知比特生成单元2212将所生成的已知比特传送到已知比特追加单元2213。 
已知比特追加单元2213将Nadj个已知比特追加到发送信息比特序列的后部，并将其传送到LDPC-CC编码单元1010。 
这样，在本实施方式中，多项式调制单元2210通过插入已知的调节比特，从而能够使用存储长度最小的多项式p1来可靠地开始和结束编码。 
另外，调节比特数计算单元2211将调节比特数Nadj传送到控制信息生成单元1050。由此，Nadj包含在控制信息中而被发送，所以能够将Nadj传 送给接收端。另外，传送给接收端的信息也可以是在接收端计算Nadj所需的信息而不是Nadj，例如也可以为Ndata％Npoly，或者发送信息比特数和多项式的数。 
另外，在本实施方式中，说明了多项式的数为2、即时变周期为2的情况，但本发明并不限于此，也可以同样地适用于多项式的数为3以上的情况。 
另外，在本实施方式中，以存储长度最小的多项式仅为一个的情况为例进行了说明，但存储长度最小的多项式也可以存在多个。例如，在多项式的总数为5，各个存储长度Mp1至Mp5为Mp1＝16、Mp2＝18、Mp3＝16、Mp4＝20以及Mp5＝19的情况下，在Ni％Npoly＝1时使用多项式p1，在Ni％Npoly＝3时使用多项式P3，所以也可以由多项式调节单元2210求(Ndata+Nadj)％Npoly＝1或3时的最小的Nadj。 
另外，说明了本实施方式的多项式调节单元2210将已知比特追加到发送信息序列的后部，从而使编码的开始和结束时使用的多项式为存储长度较小的多项式的情况，但多项式调节单元2210的结构和动作并不限于此。 
图40表示多项式调节单元2210的另一个结构例。图40的多项式调节单元2210包括：剩余计算单元2214、以及多项式指示信号生成单元2215。 
剩余计算单元2214基于发送信息比特数Ndata和多项式的数Npoly，计算由Nrem＝(Ndata)％Npoly给出的剩余Nrem。剩余计算单元2214将计算出的剩余Nrem传送到多项式指示信号生成单元2215。 
多项式指示信号生成单元2215基于剩余Nrem生成多项式指示信号。如下生成多项式指示信号。例如，考虑时变周期为2，Npoly＝2的情况。在两个多项式p1和多项式p2为式(7-1)和式(7-2)时，多项式p1的存储长度较小，所以LDPC-CC编码器1010使用多项式p1开始编码。 
因此，在剩余Nrem＝1时，使用多项式p1对第Ndata个发送信息比特进行编码。另外，在剩余Nrem＝0时，使用多项式p2对第Ndata个发送信息比特进行编码。 
除了编码开始时以外，若在编码结束时也使用存储长度较小的多项式进行编码，则能够减少状态数。因此，在Nrem＝1时，多项式指示信号生成单元2215将指示信号输出到LDPC-CC编码器1010，所述指示信号用于指示使用多项式p1对最终比特进行编码。 
另外，LDPC-CC编码器1010使用多项式p1开始编码，其后，一边切换 多项式一边进行编码，所以在最终比特中Nrem＝1时，即使不特别有指示信号，也使用多项式p1对最终比特进行编码。因此，多项式指示信号生成单元2215也可以不输出指示信号。 
另一方面，在最终比特中Nrem＝0时，使用存储长度较大的多项式p2进行编码。因此，为了避免发生上述情形，多项式指示信号生成单元2215将指示信号输出到LDPC-CC编码器1010，所述指示信号用于指示使用多项式p1对最终比特进行编码。其结果，LDPC-CC编码中使用的多项式的顺序为“p1，p2，p1，p2，…，p1，p2，p1，p1”。 
由此，多项式调节单元2210能够指示LDPC-CC编码器1010在最终比特的编码时务必使用存储长度较短的多项式，所以能够减少编码的开始时和结束时的状态数，从而能够减小进行编码和解码所需的运算量和处理延迟时间。 
另外，在以上的说明中，例举了时变周期2、即多项式的数为2的情况，但本发明并不限于此，也能够将本实施方式适用于多项式的数为3以上的情况。 
另外，在以上的说明中，例举了给出的最小的存储长度的多项式为一个的情况，但本发明并不限于此，也可以是给出的最小的存储长度的多项式的数为两个以上的情况。此时，多项式指示信号生成单元2215生成多项式指示信号，以通过最小的存储长度的多项式中的任一个结束编码，并将其传送到LDPC-CC编码器1010。 
(实施方式10) 
在本实施方式中，说明对LDPC-CC码字进行解码的解码器，所述LDPC-CC码字是实施方式1等中已说明的、切换多个加权图案来进行编码所获得的码字。另外，以下，以对LDPC-CC码字进行解码的情况为例进行说明，所述LDPC-CC码字是切换以图5所示的校验矩阵为基准的多个加权图案来进行编码所获得的码字。 
图41表示本实施方式的接收装置的主要结构。另外，在图41的接收装置2300中，对与图17的接收装置1200相同的结构附加相同的标号，并省略其说明。图41的接收装置2300主要包括：接收天线1201、无线单元1202、正交解调单元1203、信道变动估计单元1204、控制信息检测单元1205、对数似然运算单元1206、解交织单元1207、以及sum-product解码单元2310。 
sum-product解码单元2310将从解交织单元1207传送来的接收对数似然比以及从控制信息检测单元1205传送来的发送信息序列长度作为输入而进行sum-product解码，从而获得解码结果。 
图42表示sum-product解码单元2310的结构。sum-product解码单元2310包括：存储单元2311、行处理运算单元2312、列处理运算单元2313、以及切换单元2314。另外，存储单元2311、行处理运算单元2312以及列处理运算单元2313构成矩阵处理运算单元2315。 
存储单元2311保持接收对数似然比、通过进行行处理所得的外部值αmn、以及通过进行列处理所得的先验值βmn。 
行处理运算单元2312从存储单元2311读取必要的先验值βmn，根据LDPC-CC的校验矩阵H的行方向的加权图案进行行处理运算。加权图案基于切换定时信息来切换。行处理运算单元2312在行处理运算中，使用先验值βmn进行单一奇偶校验码的解码，求外部值αmn。 
说明第m行的处理。 
对满足Hmn＝1的所有的组(m、n)，利用以下的更新式(8)更新外部值αmn。 
α mn = ( Π n ′ ∈ A ( m ) \ n sign ( β mn ′ ) ) Φ ( Σ n ′ ∈ A ( m ) \ n Φ ( | β mn ′ | ) ) . . . ( 8 )
其中，Ф(x)被称为Gallager(哥拉格)的f函数，通过下式来定义。 
Φ ( x ) = ln exp ( x ) + 1 exp ( x ) - 1 . . . ( 9 )
列处理运算单元2313从存储单元2311读取必要的外部值αmn，根据LDPC-CC的校验矩阵H的列方向的加权图案进行列处理运算。加权图案基于切换定时信息来切换。 
列处理运算单元2313在列处理运算中，使用输入对数似然比λn和外部值αmn进行重复码的解码，求先验值βmn。 
说明第m列的处理。 
对满足Hmn＝1的所有的组(m、n)，利用以下的更新式(10)更新βmn。其中，仅在q＝1时，设αmn＝0来进行计算。 
β mn = λ n + Σ m ′ ∈ B ( n ) / m α m ′ n . . . ( 10 )
切换单元2314基于加权图案切换定时，切换行处理运算单元2312和列 处理运算单元2313的加权图案。另外，既可以采用从外部输入加权图案切换定时的结构，也可以采用在切换单元2314的内部生成加权图案切换定时的结构。图42表示以下的结构，即切换单元2314输入接收对数似然比和发送信息序列长度n，对接收对数似然比进行计数，使用该计数值和发送信息序列长度n，计算加权图案切换定时。 
图43表示行处理运算单元2312的结构。行处理运算单元2312包括：选择器2312-1和2312-2、第一运算单元2312-3、以及第二运算单元2312-4。 
选择器2312-1和2312-2基于切换定时信息，切换先验值的发送目的地和外部值的接收目的地。 
第一运算单元2312-3基于加权图案475进行行处理运算。加权图案475为编码端的加权控制单元470的加权图案存储单元472所存储的图案。另外，第二运算单元2312-4基于加权图案476进行行处理运算。加权图案476为编码端的加权控制单元470的加权图案存储单元473所存储的图案。 
图44表示列处理运算单元2313的结构。列处理运算单元2313包括：选择器2313-1和2313-2、第一运算单元2313-3、以及第二运算单元2313-4。选择器2313-1和2313-2基于切换定时信息，切换先验值的发送目的地和外部值的接收目的地。 
第一运算单元2313-3基于加权图案2313-5进行列处理运算。另外，第二运算单元2313-4基于加权图案2313-6进行列处理运算。加权图案2313-5和加权图案2313-6是编码端的加权控制单元470所保持的、以图5的校验矩阵为基准的加权图案。 
在接收对数似然比的计数值C为C＜2n时，切换单元2314生成用于指示使用加权图案475的切换定时信息，在2n+1≤C＜2(n+5)时，切换单元2314生成用于指示使用加权图案476的切换定时信息，在2n+11≤C以上时，切换单元2314生成用于指示使用加权图案475的切换定时信息。 
另外，在接收对数似然比的计数值C为C＜2(n-5)时，切换单元2314生成用于指示使用加权图案2313-5的切换定时信息，在2(n-5)≤C＜2n时，切换单元2314生成用于指示使用加权图案2313-6的切换定时信息，在2n≤C时，切换单元2314生成用于指示使用加权图案2313-5的切换定时信息。 
切换单元2314将这样生成的切换定时信息输出到行处理运算单元2312和列处理运算单元2313。由此，行处理运算单元2312和列处理运算单元2313 能够根据解码端中使用的LDPC-CC校验矩阵进行解码处理。 
sum-product解码单元2310在重复进行规定次数的行处理和列处理后，获得事后对数似然比。 
如上所述，本实施方式的接收装置所采用的结构包括sum-product解码单元2310，所述sum-product解码单元2310根据切换定时信息，切换用于行处理运算和列处理运算的加权图案。由此，能够实现实施方式1中说明的、切换加权图案来进行编码所获得的码字的sum-product解码。 
另外，在本实施方式中，说明了通过图5所示的校验矩阵定义的LDPC-CC，但本发明并不限于此，例如也可以为其他的存储长度和加权图案的LDPC-CC。 
另外，在本实施方式中，说明了与实施方式1的编码器对应的接收装置和解码器，但本发明并不限于此，例如对实施方式2的编码器，也将切换定时信息和加权图案变更为与其对应的切换定时信息和加权图案，从而能够构成与实施方式2中说明的编码器对应的接收装置和解码器。 
本发明不局限于上述所有的实施方式，而是可以进行各种变更来实施。例如，在上述实施方式中，主要说明通过编码器和发送装置来实现的情况，但本发明并不限于此，也可以适用于通过电力线通信装置来实现的情况。 
另外，能够将该编码方法和发送方法作为软件来进行。例如，也可以将进行上述编码方法和通信方法的程序预先存储在ROM(Read Only Memory，只读存储器)中，通过CPU(Central Processor Unit，中央处理器)使该程序动作。 
另外，也可以将进行上述编码方法和发送方法的程序存储在可通过计算机读取的存储媒体中，将存储在存储媒体中的程序记录在计算机的RAM(Random Access Memory，随机存储器)中，根据该程序使计算机动作。 
另外，本发明并不限于无线通信，不言而喻对电力线通信(PLC：Power Line Communication)、可见光通信和光通信也极为有用。 
本发明的LDPC-CC编码器的一种形态所采用的结构，包括：多个移位寄存器；多个加权乘法单元，将权重乘以所述移位寄存器的输出；mod2加法器，对所述多个加权乘法单元的输出进行mod2加法运算；比特数计数器，对进行编码的输入比特的比特数进行计数；以及加权控制单元，根据所述比特数，控制所述多个加权乘法单元的权重。 
根据该结构，能够进行利用了LDPC-CC校验矩阵的LDPC-CC编码。 
本发明的LDPC-CC编码器的一种形态所采用的结构为，所述加权控制单元存储以LDPC-CC校验矩阵为基准的第一加权图案、以及以变形了所述LDPC-CC校验矩阵所得的校验矩阵为基准的第二加权图案，在所述输入比特为信息序列时，使用所述第一加权图案，在所述输入比特为终止序列时，使用所述第二加权图案。 
根据该结构，在输入比特是信息序列和终止序列时，能够切换移位寄存器的加权值，所以在输入比特是终止序列时，无论发送码字序列的值如何，都将与发送码字序列相乘的加权值设为0，能够完成终止处理，从而能够削减发送的终止序列。 
本发明的LDPC-CC编码器的一种形态所采用的结构为，所述第二加权图案为以将所述LDPC-CC校验矩阵的各行的最右侧的1变更为0所得的校验矩阵为基准的加权图案。 
根据该结构，在输入比特为终止序列时，无论发送码字序列的值如何，能够使与发送码字序列相乘的加权值为0，从而能够削减要发送的终止序列。 
本发明的LDPC-CC编码器的一种形态所采用的结构为，所述第二加权图案为以将所述LDPC-CC校验矩阵的各行的最右侧的1向左移位到终止序列的奇偶校验中未使用的列所得的校验矩阵为基准的加权图案。 
根据该结构，在终止序列解码时，行方向上的1的数(行权重)不变，所以能够维持通过Sum-product解码中的重复码的解码处理所获得的编码增益。 
本发明的LDPC-CC编码器的一种形态所采用的结构为，所述第二加权图案为以将所述LDPC-CC校验矩阵的各行的最右侧的1在每行都向左移位相同的数所得的校验矩阵为基准的加权图案。 
根据该结构，进行存储的加权图案的种类较少。 
本发明的LDPC-CC编码器的一种形态所采用的结构为，所述第二加权图案为以将所述LDPC-CC校验矩阵中的、对应于校验比特的行的1变更为0所得的校验矩阵为基准的加权图案。 
根据该结构，无论发送码字序列的值如何，能够使与发送码字序列相乘的加权值为0，从而能够大幅度地削减要发送的终止序列。 
本发明的LDPC-CC编码器的一种形态所采用的结构，还包括：删截单元，在所述输入比特为终止序列时，对所述终止序列的系统位进行删截。 
根据该结构，在将终止序列设为例如其与接收端之间已知的零序列时， 对该零序列进行删截，从而能够抑制传输效率的下降。 
本发明的LDPC-CC编码器的一种形态所采用的结构为，所述加权控制单元存储多个以存储长度不同的LDPC-CC校验矩阵为基准的加权图案，在输入比特为信息序列时，对越靠近所述信息序列的后部，使用存储长度越小的所述加权图案。 
根据该结构，在越靠近信息序列的后部，能够使存储长度越小而使终止序列长度越短，从而能够抑制传输效率的劣化。 
本发明的LDPC-CC编码器的一种形态所采用的结构为，所述加权控制单元存储多个以编码率不同的LDPC-CC校验矩阵为基准的加权图案，在所述输入比特为信息序列时，对越靠近所述信息序列的末端，使用编码率越低的所述加权图案。 
根据该结构，能够在越靠近信息序列的后部，使编码率越低，所以即使削除了终止序列时，也能够增强终止处理中的容错性。 
本发明的发送装置的一种形态所采用的结构，包括：LDPC-CC编码单元，对输入比特进行LDPC-CC编码；以及终止序列删截单元，对LDPC-CC编码后的序列所包含的终止序列进行删截。 
根据该结构，能够削减终止序列发送量，从而能够抑制传输效率的下降。 
本发明的发送装置的一种形态所采用的结构为，所述终止序列删截单元在越靠近所述终止序列的后部，使进行删截的比特的比例越多。 
根据该结构，在LDPC-CC编码的终止处理中，能够优先地删截对发送码字序列的影响度较少的终止序列的后部，从而能够抑制接收信息序列的差错率特性的劣化，并且削减终止序列发送量。 
本发明的发送装置的一种形态所采用的结构为，所述终止序列删截单元对全部所述终止序列进行删截。 
根据该结构，在发送端与接收端之间将终止序列设为已知时，能够大幅度地削减终止序列发送量。 
本发明的发送装置的一种形态所采用的结构，还包括：第一缓冲器，存储所述终止序列删截单元进行了删截的终止序列，在从通信对方通知重发请求时，发送所述第一缓冲器所存储的终止序列。 
根据该结构，在通过LDPC-CC奇偶校验而检测出差错的位置被识别为是终止序列的位置时，能够仅重发进行了删截的终止序列，从而能够抑制由 重发造成的传输效率的下降。 
本发明的发送装置的一种形态所采用的结构，还包括：第二缓冲器，位于所述LDPC-CC编码单元的前级而且存储所述输入比特。 
根据该结构，在请求重发时，能够对相同的发送信息序列，例如通过纠错能力较高的、不同的编码率进行LDPC-CC编码来发送，从而能够提高在通信对方的接收装置正确地接收的比例。 
本发明的发送装置的一种形态所采用的结构为，所述第二缓冲器将所述输入比特的顺序从后面开始依序重新排列。 
根据该结构，通过重新排列并存储输入比特的顺序，在重发时，以与初次发送时不同的序列顺序被发送，所以能够减少初次发送时受到差错的影响的比特再次出现差错的比例。 
本发明的发送装置的一种形态所采用的结构为，所述第二缓冲器将所述输入比特的顺序从后面开始依序重新排列。 
根据该结构，使初次发送时容易受到差错的影响的后部的比特在重发时在前部进行LDPC-CC编码，所以在重发时，能够减少同一比特出现差错的概率。 
本发明的发送装置的一种形态所采用的结构，还包括：信息序列分割单元，将信息序列分割为两个，由此取得第一信息序列和第二信息序列；外编码单元，对所述第二信息序列进行编码；以及重新排列单元，重新排列所述第一信息序列和外编码后的所述第二信息序列的顺序，所述LDPC-CC编码单元对来自所述重新排列单元的输出比特进行LDPC-CC编码。 
根据该结构，在将信息序列分割为前部和后部而取得两个序列时，能够对在终止处理中容易受到差错的影响的后部的信息序列进行外编码，所以在接收信息序列的后部发生了差错时，能够纠正该差错，从而能够抑制接收质量的劣化。 
本发明的发送装置的一种形态所采用的结构为，所述外编码单元进行低密度奇偶校验块码(LDPC-BC)编码。 
根据该结构，能够减小用于外编码的电路规模，并且获得较高的纠错能力。 
本发明的发送装置的一种形态所采用的结构为，所述重新排列单元重新排列所述第一信息序列和编码后的所述第二信息序列，以将通过所述外编码 单元所获得的奇偶校验序列优先地配置在前部。 
根据该结构，能够将通过进行外编码所获得的外码字序列的一部分优先地配置在发送信息序列的前部，所以能够提高外编码的编码增益。 
本发明的发送装置的一种形态所采用的结构，包括：LDPC-CC编码单元，对输入比特进行LDPC-CC编码而生成发送码字比特；以及删截单元，对于接收端的所述发送码字比特的每个处理单位，使用第一删截图案和第二删截图案对所述发送码字比特进行删截，所述第二删截图案为与所述第一删截图案相比，抽取较多的比特的图案。 
本发明的发送装置的一种形态所采用的结构为，所述删截单元对所述发送码字比特的处理单位的开头使用所述第一删截图案。 
根据这些结构，能够在接收端(解码端)进行BP解码时所使用的校验矩阵中，削减造成不良影响的行的行数，从而能够抑制接收质量的劣化。 
本发明的发送装置的一种形态所采用的结构为，所述删截单元对所述发送码字比特的处理单位的后部使用所述第一删截图案。 
根据该结构，在BP解码处理期间的前部和后部双方中包含传播可靠度的校验矩阵的行，所以能够有效地传播可靠度。 
本发明的发送装置的一种形态所采用的结构为，所述删截单元基于接收端的BP(Belief Propagation)解码处理单位时间与所述发送码字比特的处理单位的定时，将所述第一删截图案和所述第二删截图案分配给所述发送码字比特的处理单位，以使在所述BP解码处理单位时间内包含多个使用所述第一删截图案的所述发送码字比特。 
根据该结构，在BP解码处理期间中，通过传播可靠度的校验矩阵的行来增加能够进行解码的范围，从而能够有效地传播可靠度。 
本发明的LDPC-CC编码器的一种形态所采用的结构为，所述加权控制单元存储多个以存储长度不同的LDPC-CC校验矩阵为基准的加权图案，在对越靠近所述输入比特的开头部和所述输入比特的后部进行编码时，使用存储长度越小的所述加权图案。 
本发明的LDPC-CC编码器的一种形态所采用的结构为，所述加权控制单元存储多个以多个多项式为基准的加权图案，对所述输入比特的第一个比特进行编码时使用以所述多个多项式中存储长度最小的多项式为基准的所述加权图案，对所述输入比特的最终比特进行编码时使用以所述多个多项式中 存储长度最小的多项式为基准的所述加权图案。 
本发明的LDPC-CC编码器的一种形态所采用的结构，还包括：调节比特附加单元，将与所述输入比特的数和所述多项式的数对应的数的已知比特，附加在所述输入比特的后部。 
本发明的LDPC-CC编码器的一种形态所采用的结构为，所述加权控制单元对所述输入比特的最终比特进行编码时使用以所述多个多项式中存储长度最小的LDPC-CC校验矩阵为基准的加权图案。 
根据这些结构，能够减少LDPC-CC的编码的开始时和结束时的状态数，从而能够减小进行编码和解码所需的运算量和处理延迟时间。 
本发明的LDPC-CC解码器的一种形态为对低密度奇偶校验卷积码进行解码的LDPC-CC解码器，所述LDPC-CC解码器所采用的结构，包括：矩阵运算器，具有以LDPC-CC校验矩阵为基准的多个加权图案；以及切换单元，基于加权图案切换定时，切换所述多个加权图案。 
根据该结构，能够根据LDPC-CC校验矩阵，对使用该LDPC-CC校验矩阵来进行编码所获得的LDPC-CC码字进行解码。 
本发明的LDPC-CC解码器的一种形态所采用的结构为，所述切换单元包括：加权切换定时计算单元，对接收对数似然比的数进行计数，使用该计数值和发送信息序列长度，计算所述加权图案切换定时。 
根据该结构，即使在LDPC-CC校验矩阵的加权图案切换时，也能够根据该LDPC-CC校验矩阵，对LDPC-CC码字进行解码。 
2007年7月12日提交的特愿第2007-183492号、2007年12月28日提交的特愿第2007-339913号、以及2008年7月8日提交的特愿第2008-178241号的日本专利申请所包含的说明书、说明书附图以及说明书摘要的公开内容全部引用于本申请。 
工业实用性 
本发明的低密度奇偶校验卷积码(LDPC-CC)编码器和发送装置能够削减进行LDPC-CC编码和解码所需的终止序列的量，抑制传输效率的劣化，并且进行纠错编码和解码，对使用LDPC-CC编码进行纠错编码的LDPC-CC编码器和LDPC-CC解码器等极为有用。 

Claims (12)

1.低密度奇偶校验卷积码编码器，包括：
多个移位寄存器；
多个加权乘法单元，将权重乘以所述移位寄存器的输出；
异或运算器，对所述多个加权乘法单元的输出进行异或运算；
比特数计数器，对进行编码的输入比特的比特数进行计数；加权控制单元，根据所述比特数，控制所述多个加权乘法单元的权重，
所述多个移位寄存器包括信息序列用移位寄存器(410-1至410-M)和奇偶用移位寄存器(440-1至440-M)，将所述异或运算器的输出信号输入所述奇偶用移位寄存器；所述加权控制单元存储按照低密度奇偶校验卷积码校验矩阵的第一加权图案、以及按照变形了所述低密度奇偶校验卷积码校验矩阵所得的校验矩阵的第二加权图案，在所述输入比特中的信息序列输入到所述信息序列用移位寄存器中的最前头的移位寄存器(410-1)时，使用所述第一加权图案，在用于生成所述输入比特中的终止序列的已知信息输入到所述信息序列用移位寄存器中的最前头的移位寄存器(410-1)时，使用所述第二加权图案。
2.如权利要求1所述的低密度奇偶校验卷积码编码器，
所述第二加权图案是按照将所述低密度奇偶校验卷积码校验矩阵的各行的最右侧的1在每行都向左移位相同的数所得的校验矩阵的加权图案。
3.如权利要求1所述的低密度奇偶校验卷积码编码器，
所述第二加权图案是按照将所述低密度奇偶校验卷积码校验矩阵的各行的最右侧的1变更为0所得的校验矩阵的加权图案。
4.如权利要求1所述的低密度奇偶校验卷积码编码器，
所述第二加权图案是按照将所述低密度奇偶校验卷积码校验矩阵的各行的最右侧的1向左移位到不用于终止序列的奇偶校验的列所得的校验矩阵的加权图案。
5.如权利要求1所述的低密度奇偶校验卷积码编码器，
所述第二加权图案是按照在所述低密度奇偶校验卷积码校验矩阵中将对应于校验比特的行的1变更为0所得的校验矩阵的加权图案。
6.如权利要求1所述的低密度奇偶校验卷积码编码器，
还包括：
删截单元，在所述输入比特为终止序列时，对所述终止序列的系统位进行删截。
7.如权利要求1所述的低密度奇偶校验卷积码编码器，
所述加权控制单元存储多个按照存储长度不同的低密度奇偶校验卷积码校验矩阵的加权图案，在所述输入比特为信息序列时，对越靠近所述信息序列的后部，使用存储长度越小的加权图案。
8.如权利要求1所述的低密度奇偶校验卷积码编码器，
所述加权控制单元存储多个按照编码率不同的低密度奇偶校验卷积码校验矩阵的加权图案，在所述输入比特为信息序列时，对越靠近所述信息序列的末端，使用编码率越低的加权图案。
9.如权利要求1所述的低密度奇偶校验卷积码编码器，
所述加权控制单元存储多个按照存储长度不同的低密度奇偶校验卷积码校验矩阵的加权图案，在对越靠近所述输入比特的开头部和所述输入比特的后部进行编码时，使用存储长度越小的加权图案。
10.如权利要求1所述的低密度奇偶校验卷积码编码器，
所述加权控制单元存储多个按照多个多项式的加权图案，对所述输入比特的第一个比特进行编码时使用按照所述多个多项式中存储长度最小的多项式的加权图案，对所述输入比特的最终比特进行编码时使用按照所述多个多项式中存储长度最小的多项式的加权图案。
11.如权利要求10所述的低密度奇偶校验卷积码编码器，
还包括：
调节比特附加单元，将与所述输入比特的数和所述多项式的数对应的数的已知比特附加在所述输入比特的后部。
12.如权利要求10所述的低密度奇偶校验卷积码编码器，
所述加权控制单元对所述输入比特的最终比特进行编码时，使用按照所述多个多项式中存储长度最小的低密度奇偶校验卷积码校验矩阵的加权图案。
CN2008800215152A 2007-07-12 2008-07-11 低密度奇偶校验卷积码编码器和低密度奇偶校验卷积码解码器 Active CN101689866B (zh)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
JP2007183492 2007-07-12
JP183492/2007 2007-07-12
JP2007339913 2007-12-28
JP339913/2007 2007-12-28
JP2008178241A JP5354979B2 (ja) 2007-07-12 2008-07-08 低密度パリティ検査畳み込み符号（ｌｄｐｃ−ｃｃ）符号化器及びｌｄｐｃ−ｃｃ復号器
JP178241/2008 2008-07-08
PCT/JP2008/001874 WO2009008182A1 (ja) 2007-07-12 2008-07-11 低密度パリティ検査畳み込み符号（ｌｄｐｃ－ｃｃ）符号化器及びｌｄｐｃ－ｃｃ復号器

Publications (2)

Publication Number Publication Date
CN101689866A CN101689866A (zh) 2010-03-31
CN101689866B true CN101689866B (zh) 2013-07-03

Family

ID=40228373

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008800215152A Active CN101689866B (zh) 2007-07-12 2008-07-11 低密度奇偶校验卷积码编码器和低密度奇偶校验卷积码解码器

Country Status (5)

Country Link
US (1) US8423876B2 (zh)
EP (1) EP2169836B1 (zh)
JP (1) JP5354979B2 (zh)
CN (1) CN101689866B (zh)
WO (1) WO2009008182A1 (zh)

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8266507B2 (en) * 2007-11-16 2012-09-11 Samsung Electronics Co., Ltd. Data processing apparatus for operating lens correction and method for compressing and restoring lookup table values
US8327245B2 (en) * 2007-11-21 2012-12-04 Micron Technology, Inc. Memory controller supporting rate-compatible punctured codes
JP4879338B2 (ja) * 2008-07-09 2012-02-22 パナソニック株式会社 符号化方法
JP4563476B2 (ja) 2008-07-09 2010-10-13 パナソニック株式会社 符号化器、復号化器及び符号化方法
WO2010089835A1 (ja) * 2009-02-05 2010-08-12 パナソニック株式会社 無線通信装置
JP4898858B2 (ja) * 2009-03-02 2012-03-21 パナソニック株式会社 符号化器、復号化器及び符号化方法
US8386895B2 (en) 2010-05-19 2013-02-26 Micron Technology, Inc. Enhanced multilevel memory
CN102130694A (zh) * 2011-02-28 2011-07-20 浙江大学 一种准循环低密度奇偶校验码并行编码电路
RU2013146898A (ru) 2011-03-22 2015-04-27 Нек Корпорейшн Устройство кодирования с коррекцией ошибок, способ кодирования с коррекцией ошибок и программа кодирования с коррекцией ошибок
JP5391253B2 (ja) * 2011-10-26 2014-01-15 パナソニック株式会社 送信装置及び送信方法
CN102725964B (zh) 2011-11-17 2014-02-26 华为技术有限公司 一种编码方法、译码方法及编码装置、译码装置
WO2013097174A1 (zh) 2011-12-30 2013-07-04 华为技术有限公司 前向纠错编、解码方法、装置及系统
US8671323B2 (en) * 2012-02-10 2014-03-11 The Hong Kong Polytechnic University High throughput decoder architecture for low-density parity-check convolutional codes
CN102611462B (zh) * 2012-03-30 2015-03-04 复旦大学 一种ldpc-cc译码算法及译码器
US9047214B1 (en) 2012-05-22 2015-06-02 Pmc-Sierra, Inc. System and method for tolerating a failed page in a flash device
US9183085B1 (en) 2012-05-22 2015-11-10 Pmc-Sierra, Inc. Systems and methods for adaptively selecting from among a plurality of error correction coding schemes in a flash drive for robustness and low latency
US9021337B1 (en) 2012-05-22 2015-04-28 Pmc-Sierra, Inc. Systems and methods for adaptively selecting among different error correction coding schemes in a flash drive
US8972824B1 (en) 2012-05-22 2015-03-03 Pmc-Sierra, Inc. Systems and methods for transparently varying error correction code strength in a flash drive
US9021336B1 (en) 2012-05-22 2015-04-28 Pmc-Sierra, Inc. Systems and methods for redundantly storing error correction codes in a flash drive with secondary parity information spread out across each page of a group of pages
US9176812B1 (en) 2012-05-22 2015-11-03 Pmc-Sierra, Inc. Systems and methods for storing data in page stripes of a flash drive
US9021333B1 (en) 2012-05-22 2015-04-28 Pmc-Sierra, Inc. Systems and methods for recovering data from failed portions of a flash drive
US8996957B1 (en) 2012-05-22 2015-03-31 Pmc-Sierra, Inc. Systems and methods for initializing regions of a flash drive having diverse error correction coding (ECC) schemes
US8788910B1 (en) 2012-05-22 2014-07-22 Pmc-Sierra, Inc. Systems and methods for low latency, high reliability error correction in a flash drive
US8793556B1 (en) 2012-05-22 2014-07-29 Pmc-Sierra, Inc. Systems and methods for reclaiming flash blocks of a flash drive
US10224961B2 (en) * 2012-07-24 2019-03-05 Sun Patent Trust Coding method and decoding method
US8934568B2 (en) * 2012-09-14 2015-01-13 Cambridge Silicon Radio Limited Data encoding method and apparatus
US9577673B2 (en) 2012-11-08 2017-02-21 Micron Technology, Inc. Error correction methods and apparatuses using first and second decoders
US9166663B2 (en) * 2012-12-14 2015-10-20 Futurewei Technologies, Inc. System and method for open-loop MIMO communications in a SCMA communications system
CN103384975B (zh) 2013-01-14 2016-06-08 华为技术有限公司 译码方法和装置
US9009565B1 (en) 2013-03-15 2015-04-14 Pmc-Sierra, Inc. Systems and methods for mapping for solid-state memory
US9208018B1 (en) 2013-03-15 2015-12-08 Pmc-Sierra, Inc. Systems and methods for reclaiming memory for solid-state memory
US9081701B1 (en) 2013-03-15 2015-07-14 Pmc-Sierra, Inc. Systems and methods for decoding data for solid-state memory
US9026867B1 (en) 2013-03-15 2015-05-05 Pmc-Sierra, Inc. Systems and methods for adapting to changing characteristics of multi-level cells in solid-state memory
US9053012B1 (en) 2013-03-15 2015-06-09 Pmc-Sierra, Inc. Systems and methods for storing data for solid-state memory
KR102104937B1 (ko) 2013-06-14 2020-04-27 삼성전자주식회사 Ldpc 부호의 부호화 장치, 그의 부호화 방법, 복호화 장치 및 그의 복호화 방법
CN103391165B (zh) * 2013-08-15 2016-03-30 成都博高信息技术股份有限公司 电力载波通信的数据发送方法、接收方法及相应装置
JP5575965B2 (ja) * 2013-10-10 2014-08-20 パナソニック株式会社 送信装置及び送信方法
US9432056B2 (en) * 2013-11-04 2016-08-30 Microsoft Technology Licensing, Llc Fast decoding based on ZigZag deconvolution for random projection code
US9553608B2 (en) * 2013-12-20 2017-01-24 Sandisk Technologies Llc Data storage device decoder and method of operation
JP6544620B2 (ja) * 2014-05-16 2019-07-17 パナソニックＩｐマネジメント株式会社 送信装置、受信装置、送信方法および受信方法
JP5706024B2 (ja) * 2014-07-01 2015-04-22 パナソニック株式会社 送信装置及び送信方法
JP6484041B2 (ja) * 2015-01-22 2019-03-13 日本放送協会 連接符号を用いた送信装置、受信装置及びチップ
KR102240740B1 (ko) * 2015-01-27 2021-04-16 한국전자통신연구원 길이가 16200이며, 부호율이 2/15인 ldpc 부호어 및 256-심볼 맵핑을 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법
KR102287625B1 (ko) * 2015-02-16 2021-08-10 한국전자통신연구원 길이가 64800이며, 부호율이 2/15인 ldpc 부호어 및 4096-심볼 맵핑을 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법
KR102287623B1 (ko) * 2015-02-16 2021-08-10 한국전자통신연구원 길이가 64800이며, 부호율이 4/15인 ldpc 부호어 및 1024-심볼 맵핑을 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법
KR102287621B1 (ko) * 2015-02-16 2021-08-10 한국전자통신연구원 길이가 64800이며, 부호율이 3/15인 ldpc 부호어 및 256-심볼 맵핑을 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법
JP5848472B2 (ja) * 2015-02-24 2016-01-27 パナソニック株式会社 受信装置及び受信方法
WO2016140514A1 (en) 2015-03-02 2016-09-09 Samsung Electronics Co., Ltd. Transmitter and segmentation method thereof
US10051294B2 (en) * 2015-03-31 2018-08-14 Avago Technologies General Ip (Singapore) Pte. Ltd. Compressed video buffering
US10784901B2 (en) 2015-11-12 2020-09-22 Qualcomm Incorporated Puncturing for structured low density parity check (LDPC) codes
JP6005830B2 (ja) * 2015-11-26 2016-10-12 パナソニック株式会社 受信装置及び受信方法
US11043966B2 (en) 2016-05-11 2021-06-22 Qualcomm Incorporated Methods and apparatus for efficiently generating multiple lifted low-density parity-check (LDPC) codes
US10454499B2 (en) 2016-05-12 2019-10-22 Qualcomm Incorporated Enhanced puncturing and low-density parity-check (LDPC) code structure
WO2017197561A1 (zh) * 2016-05-16 2017-11-23 华为技术有限公司 一种卷积ldpc译码方法、装置、译码器及系统
JP6971538B2 (ja) * 2016-05-18 2021-11-24 ソニーセミコンダクタソリューションズ株式会社 通信装置、通信方法、プログラム、および、通信システム
JP2017224874A (ja) * 2016-06-13 2017-12-21 富士通株式会社 符号化装置、伝送装置及び符号化方法
US10469104B2 (en) 2016-06-14 2019-11-05 Qualcomm Incorporated Methods and apparatus for compactly describing lifted low-density parity-check (LDPC) codes
JP6282325B2 (ja) * 2016-09-07 2018-02-21 パナソニック株式会社 受信装置及び受信方法
CN108347298B (zh) * 2017-01-24 2021-01-15 华为技术有限公司 一种编码的方法和通信装置
CN110266448B (zh) * 2017-06-19 2020-11-10 华为技术有限公司 信息处理的方法、通信装置和存储介质
KR102475279B1 (ko) * 2017-12-18 2022-12-07 삼성전자주식회사 컨볼루션 타입의 저밀도 패리티 체크 코드를 이용하여 인코딩 및 디코딩을 수행하는 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법
US10447303B2 (en) * 2017-12-20 2019-10-15 Qualcomm Incorporated Low-density parity check (LDPC) incremental parity-check matrix rotation
JP6494816B2 (ja) * 2018-01-22 2019-04-03 パナソニック株式会社 受信装置及び受信方法
WO2021237090A1 (en) 2020-05-21 2021-11-25 Infinera Corp Methods and apparatus for power efficient design of forward error correction for optical communication systems

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1455458A2 (en) * 1998-08-27 2004-09-08 Hughes Electronics Corporation Method for a general turbo code trellis termination

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6848069B1 (en) * 1999-08-10 2005-01-25 Intel Corporation Iterative decoding process
KR100918741B1 (ko) * 2004-07-27 2009-09-24 삼성전자주식회사 이동 통신 시스템에서 채널 부호화 장치 및 방법
US7499490B2 (en) * 2005-06-24 2009-03-03 California Institute Of Technology Encoders for block-circulant LDPC codes
CN101278491B (zh) * 2005-09-28 2013-03-06 日本电气株式会社 调制器、滤波器、滤波器增益控制方法和代码调制方法
US7493548B2 (en) * 2006-02-06 2009-02-17 Motorola, Inc Method and apparatus for encoding and decoding data
US7831895B2 (en) * 2006-07-25 2010-11-09 Communications Coding Corporation Universal error control coding system for digital communication and data storage systems

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1455458A2 (en) * 1998-08-27 2004-09-08 Hughes Electronics Corporation Method for a general turbo code trellis termination

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Ramkrishna Swamy et al.Architectures for ASIC Implementations of Low-Density Parity-Check Convolutional Encoders and Decoders.《Circuits and Systems of IEEE International Symposium》.IEEE,2005,第5卷4513-4516. *
Zhengang Chen et al.Efficient Encoding and Termination of Low-Density Parity-Check Convolutional Codes.《Global Telecommunications Conference,Globecom of IEEE》.IEEE,2007,1-5. *

Also Published As

Publication number Publication date
CN101689866A (zh) 2010-03-31
EP2169836A4 (en) 2011-09-07
EP2169836A1 (en) 2010-03-31
US8423876B2 (en) 2013-04-16
JP5354979B2 (ja) 2013-11-27
EP2169836B1 (en) 2013-06-12
WO2009008182A1 (ja) 2009-01-15
JP2009177775A (ja) 2009-08-06
US20100199153A1 (en) 2010-08-05

Similar Documents

Publication Publication Date Title
CN101689866B (zh) 低密度奇偶校验卷积码编码器和低密度奇偶校验卷积码解码器
EP1626505B1 (en) Apparatus and method for encoding and decoding a block low density parity check code
EP1596501B1 (en) Apparatus and method for encoding and decoding block low density parity check codes with a variable coding rate
CN101785189B (zh) 编码装置和解码装置
US8261152B2 (en) Apparatus and method for channel encoding/decoding in communication system using variable-length LDPC codes
JP4823176B2 (ja) 復号方法及び復号装置
US7814393B2 (en) Apparatus and method for coding/decoding block low density parity check code with variable block length
EP2293453B1 (en) Packet communication using interleaved low-density parity-check convolutional codes (LDPC-CC)
KR100984289B1 (ko) 통신 시스템에서 가변 부호화율을 지원하는 신호 송수신장치 및 방법
EP2099135B1 (en) Apparatus and method for channel encoding and decoding in communication system using low-density parity-check codes
US8020062B2 (en) Apparatus and method of encoding/decoding block low density parity check codes in a communication system
CN101039119B (zh) 编码与解码的方法及系统
EP2351230B1 (en) Channel-encoding/decoding apparatus and method using low-density parity-check codes
CN103338047A (zh) 解码器、接收装置、解码方法和接收方法
US11101926B2 (en) Method and apparatus for channel encoding and decoding in communication or broadcasting system
US11791845B2 (en) Method and apparatus for channel encoding and decoding in communication or broadcasting system
US20230421177A1 (en) Apparatus and method for channel encoding/decoding in communication or broadcasting system
US20230388048A1 (en) Method and apparatus for channel encoding and decoding in communication or broadcasting system
CN115720093A (zh) 一种64进制ldpc码的译码实现方法及系统
JP2011182474A (ja) 復号方法及び復号装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: MATSUSHITA ELECTRIC (AMERICA) INTELLECTUAL PROPERT

Free format text: FORMER OWNER: MATSUSHITA ELECTRIC INDUSTRIAL CO, LTD.

Effective date: 20140722

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20140722

Address after: California, USA

Patentee after: PANASONIC INTELLECTUAL PROPERTY CORPORATION OF AMERICA

Address before: Osaka Japan

Patentee before: Matsushita Electric Industrial Co.,Ltd.