CN101689117A

CN101689117A - 半导体集成电路和具有该电路的视频音频处理装置

Info

Publication number: CN101689117A
Application number: CN200880021746A
Authority: CN
Inventors: 武内昌弘
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2007-07-30
Filing date: 2008-06-09
Publication date: 2010-03-31
Also published as: JPWO2009016791A1; US20100132008A1; WO2009016791A1

Abstract

本发明提供一种半导体集成电路和具有该电路的视频音频处理装置。程序分发部(18)将输入到半导体集成电路(10)的数据输入端子(110)的多个信号处理块(11、12，14，15)的程序分别传送至多个信号处理块中的微控制器(101)的指令存储器(102)。

Description

半导体集成电路和具有该电路的视频音频处理装置

技术领域

本发明涉及数字电视广播用的系统LSI，尤其涉及安装在系统LSI中的各信号处理块的程序的加载以及系统LSI启动的高速化。

背景技术

近年来，在数字家电设备用的系统LSI的领域中，盛行将数字家电设备所需的功能合并在一个LSI中的SoC(System on Chip，片上系统)化。例如，在数字电视广播接收用的系统LSI中，将整体的控制所需的CPU、TS解码器、AV解码器、视频输出部、音频输出部、外围接口、外部存储控制器等合并在一个LSI中的情况变得越来越多。由此，与使用多个集成电路相比，能够抑制生产成本，能够制造更具竞争力的产品。

上述电路组中，TS解码器、AV解码器、视频输出部、音频输出部等信号处理块需要进行与世界各国的广播形式、视频和音频的编码方式等对应的信号处理。为了实现该多样性，用一个CPU控制全部的信号处理块会对CPU要求非常高的性能，因此这是不现实的。因此，多采用使各信号处理块具有控制用的控制器(也称为微控制器)的方法。当采用该微控制器方式时，CPU通过向各微控制器的控制用寄存器设定值来对各微控制器给予指示，各微控制器按照给予的指示来控制各信号处理块。由此，能在各信号处理块执行所希望的信号处理。

在采用了微控制器方式的现有的数字电视广播接收用的系统LSI中，首先，从闪速存储器等辅助存储装置加载微处理器的程序，启动微处理器。启动后的微处理器控制从闪速存储器等外部存储器向各信号处理块的微控制器中的指令存储器加载程序(以下，为了与微处理器的程序相区别，有时称为“微代码”)，然后，使各微控制器启动。然后，启动后的各微控制器按照加载到指令存储器中的微代码来开始预定的信号处理。这样，系统LSI渐渐变为通常工作状态(例如，参照专利文献1)。

专利文献1：日本特开平10-341422号公报(27页、图4)

发明内容

在上述的微控制器方式的系统LSI中，需要在启动时向微处理器和各信号处理块加载程序。但是，存储有各种程序的闪速存储器等辅助存储装置的存取速度比DRAM等主存储装置的存取速度慢。因此，在微控制器方式的系统LSI中，加载程序需要花费较多的时间，这导致难以实现快速的启动。

鉴于上述问题，本发明的课题在于对数字电视广播接收用的系统LSI实现快速的启动。

为了解决上述问题，本发明采用一种半导体集成电路，其包括多个信号处理块和CPU，其中，上述信号处理块具有微控制器，按照加载到该微控制器的指令存储器中的程序来进行信号处理，上述半导体集成电路对输入的数字电视广播的流数据进行处理，该半导体集成电路还包括程序分发部，该程序分发部将输入到该半导体集成电路的数据输入端子的多个信号处理块的程序分别传送至多个信号处理块中的指令存储器。由此，能够在加载控制半导体集成电路整体的CPU的启动用程序的同时，并行地对各信号处理块中的微控制器的指令存储器加载程序，因此，能够使半导体集成电路快速地启动。

具体而言，数据输入端子是流数据的输入端子。并且，优选的是，程序为按照上述流数据的格式而输入到数据输入端子的程序，程序分发部通过对输入到数据输入端子的流数据进行分析来判断该流数据中是否包含程序、以及该程序是多个信号处理块的哪一个信号处理块的程序，将该输入的程序传送至该判断出的信号处理块中的上述指令存储器。由此，不仅是半导体集成电路启动时，即使是通常工作中，也能够经由数据输入端子向各信号处理块分发程序，变更各信号处理块的信号处理方式。

优选的是，程序分发部通过多个信号处理块之间的数据线和控制线中的至少一方来传送上述程序。由此，能够抑制半导体集成电路的电路规模的增大。

另外，优选的是，多个信号处理块的微控制器分别具有控制寄存器，程序分发部将输入到数据输入端子的多个信号处理块的初始值分别设定到多个信号处理块中的控制寄存器中。更优选的是，程序分发部按照输入到数据输入端子的多个信号处理块的启动指令来分别使多个信号处理块启动。由此，能够不等待CPU的启动而对各信号处理块设定初始值来使之启动，因此，能够使半导体集成电路快速地启动。

另外，优选的是，程序分发部使多个信号处理块中的、输出视频信号的视频输出部以及输出解码后的音频信号的音频输出部优先启动。由此，能够从半导体集成电路的整体启动后到流数据的处理之前，输出某些视频和音频。

另外，作为包括多个信号处理块和CPU并对输入的数字电视广播的流数据进行处理的半导体集成电路，其还包括电源供给电路，该电源供给电路在停止向该半导体集成电路供给电源的休眠状态下，对多个信号处理块的一部分供给电源。在此，多个信号处理块的一部分包括处理流数据并输出视频和音频的TS包的TS解码器。进一步，多个信号处理块的一部分也可以包括分析处理部，该分析处理部处理视频和音频的TS包并输出视频流和音频流。由此，能够抑制半导体集成电路的休眠状态下的功耗，并且，使半导体集成电路快速地启动。

优选的是，电源供给电路在半导体集成电路的休眠状态下，对多个信号处理块中的任一个的内部存储器供给电源，该半导体集成电路包括开关，该开关在半导体集成电路的休眠状态下，使分析处理部的输出端子和内部存储器成为导通状态。具体而言，电源供给电路在半导体集成电路的休眠状态下，对解码视频流的视频解码器、解码音频流的音频解码器、输出视频信号的视频输出部以及输出音频信号的音频输出部中的至少一个的内部存储器供给电源。由此，在半导体集成电路的休眠状态下，不停止分析处理部的输出而将其存储到任一个信号处理块的内部存储器中。因此，能在半导体集成电路启动时，使用存储在该内部存储器中的分析处理部的输出的一部分来执行视频解码处理，所以能够实现半导体集成电路的快速启动。

另外，作为具有多个信号处理块和CPU并对输入的数字电视广播的流数据进行处理的半导体集成电路，其还包括电源供给电路，该电源供给电路在停止向该半导体集成电路供给电源的休眠状态下，对多个信号处理块中的指令存储器供给电源，其中，上述信号处理块具有微控制器，按照加载到该微控制器的指令存储器中的程序来进行信号处理。由此，不需要在半导体集成电路恢复启动时向各信号处理块中的指令存储器加载程序，因此，能够使半导体集成电路快速地启动。

根据本发明，能对数字电视广播接收用的系统LSI实现快速的启动。

附图说明

图1是第一实施方式的视频音频处理装置的结构图。

图2是第二实施方式的视频音频处理装置的结构图。

图3是第三实施方式的视频音频处理装置的结构图。

图4是第四实施方式的视频音频处理装置的结构图。

图5是第五实施方式的视频音频处理装置的结构图。

图6是第六实施方式的视频音频处理装置的结构图。

图7是第七实施方式的视频音频处理装置的结构图。

符号说明

10 系统LSI(半导体集成电路)

11 TS解码器(信号处理块)

12 AV解码器(信号处理块)

121 分析(Parsing)处理部(信号处理块)

122 视频解码器(信号处理块)

123 音频解码器(信号处理块)

14 视频输出部(信号处理块)

15 音频输出部(信号处理块)

16 CPU

18 程序分发部

19 电源供给电路

101 微控制器

102 指令存储器

106 控制寄存器

110 数据输入端子

191 内部存储器

192 开关

20 选择器

30 控制部

具体实施方式

以下，参照附图对用于实施本发明的优选方式进行说明。

(第一实施方式)

图1示出第一实施方式的视频音频处理装置的结构。图中的粗线表示视频和音频的数据及信号的流向。TS解码器11根据包信息等对输入的MPEG-TS进行适当分配，并将流内所需的视频和音频的TS包输出到AV解码器12。

在AV解码器12中，分析(Parsing)处理部121将所输入的TS包分离为视频流和音频流(分析处理)。分析处理后的视频流和音频流经由存储控制器13而被传送到由SDRAM等构成的主存储部200。视频解码器122从主存储部200取入视频流，实施可变长度解码处理、反量化处理、反余弦变换处理、动态补偿处理等，从而对视频帧进行解码。将解码得到的视频帧传送到主存储部200。音频解码器123从主存储部200取入音频流，实施可变长解码处理等，从而对音频数据进行解码。将解码得到的音频数据传送到主存储部200。

视频输出部14从主存储部200读入视频帧，根据需要进行缩放处理等后合成OSD(On Screen Display，屏幕菜单)图像，输出一般的格式的视频信号。音频输出部15从主存储部200读入音频数据，输出一般的格式的音频信号。

TS解码器11、分析处理部121、视频解码器122、音频解码器123、视频输出部14以及音频输出部15分别是具有专用的微控制器101的信号处理块。这些信号处理块能够按照加载到微控制器101的指令存储器102中的程序(微代码)来执行所期望的信号处理。此外，也可以是不需要全部的信号处理块具有专用的微控制器101，而是多个信号处理块共用一个微控制器101那样的结构。

CPU 16管理包括上述各电路元件的系统LSI 10整体的控制。CPU16的控制程序是从由闪速存储器等构成的辅助存储部300经由外围设备17进行加载的。

程序分发部18判断输入到系统LSI 10的数据输入端子110的数据是MPEG-TS还是各信号处理块的程序。该判断能够通过预先对包含程序的数据定义特定的模式(pattern)、对其模式进行检测来进行。作为模式，可使用时间上连续的特定的数据串、包含特定位所确定的位串的数据串等。

在判断为所输入的数据为MPEG-TS的情况下，程序分发部18直接将输入到数据输入端子110的数据输入到TS解码器11。另一方面，在判断为所输入的数据中包含程序的情况下，程序分发部18还判断该程序是哪一个信号处理块的程序。该判断也能够通过对特定的模式进行检测来进行。并且，当能够确定出要传送程序的信号处理块时，程序分发部18将程序传送目标的信号处理块的开关103控制为导通状态，通过程序分发用的布线104向微控制器101的指令存储器102写入程序。当向全部的信号处理块的程序的分发完成时，程序分发部18停止程序分发处理，防止以后输入的数据的错误判断。

另一方面，在系统LSI 10的外部，无线电波接收用前端LSI(FE-LSI)100对接收到的数字电视无线电波进行处理后，输出MEPG-TS。备用微机(standby microcomputer)400在系统LSI 10的启动时，从辅助存储部300经由外围设备401读出系统LSI 10的各信号处理块的程序并输出。也可以利用备用微机400以外的单元来从辅助存储部300读出系统LSI 10的各信号处理块的程序并输出。

选择器20选择性地将前端LSI 100和备用微机400的输出中的任一方输出至系统LSI 10的数据输入端子110。控制部30控制选择器20的选择工作。具体而言，控制部30在从备用微机400接收到系统LSI 10启动这一通知时，使选择器20选择从备用微机400输出的程序，对数据输入端子110输入程序。然后，控制部30在从CPU16接收到向系统LSI 10的全部的信号处理块分发程序已完成这一通知时，使选择器20选择从前端LSI 100输出的MEPG-TS，对数据输入端子110输入MPEG-TS。即，在数据输入端子110上，在系统LSI 10通常工作时被输入作为通常数据的MPEG-TS，在启动时被输入各信号处理块的程序。

以上，根据本实施方式，在系统LSI 10启动时，对CPU16加载其控制用的程序同时，并行地对各信号处理块的微控制器101的指令存储器102加载程序。即，能够不等待向CPU16加载程序的完成而对各信号处理块分发程序，因此，能够实现系统LSI 10的快速的启动。例如，设输入输出端子的初始设定、存储控制器的启动等需要100毫秒，CPU的程序加载需要500毫秒，全部的信号处理块的程序加载需要400毫秒，则以往的系统LSI的启动需要1000毫秒。与此相对，在本实施方式的系统LSI 10中，由于全部的信号处理块的程序加载与CPU的程序加载同时并行进行，所以启动需要的时间只要600毫秒。因此，具有启动时间缩短大约40％的效果。

(第二实施方式)

图2示出第二实施方式的视频音频处理装置的结构。在本实施方式的视频音频处理装置中，在TS解码器11中装入了上述的程序分发部18。即，TS解码器11作为程序分发部发挥功能。以下，仅说明与第一实施方式的不同点。

在本实施方式中，系统LSI 10的各信号处理块的程序按照MPEG-TS格式而被输入到数据输入端子110。例如，通过定义与通常的广播内容(content)不同的TS包标题(packet header)，或者在TS包的有效负载(payload)中嵌入程序，来扩展MPEG-TS的格式。将程序作为该扩展后的格式的流数据，将各信号处理块的程序输入系统LSI 10。

TS解码器11判断所输入的流数据是MEPG-TS还是包含程序的流数据。在判断为是MPEG-TS的情况下，根据包信息等适当地分配MPEG-TS，将流内所需的视频和音频的TS包输出至AV解码器12。另一方面，在判断为是包含程序的流数据的情况下，TS解码器11判断该程序是哪一个信号处理块的程序，并向该判断出的信号处理块分发程序。该判断能够通过对所输入的流数据中的包的标题或嵌入有效负载的数据的标题进行解析来进行。

以上，根据本实施方式，即使在系统LSI 10通常工作中向数据输入端子110输入信号处理块的程序，TS解码器11也不会将所输入的流数据作为MPEG-TS而进行错误处理，而能够判断为是信号处理块的程序，从而进行程序分发处理。换言之，不仅是在系统LSI10启动时，在通常工作中也能够输入信号处理块的程序。即，能够在系统LSI 10工作中对视频和音频的编码方式进行切换。

(第三实施方式)

图3示出第三实施方式的视频音频处理装置的结构。本实施方式的视频处理装置是改变第二实施方式的视频处理装置中的系统LSI 10的一部分，通过用于从TS解码器11向AV解码器12传送TS包的数据线111、用于从AV解码器12分别与视频输出部14和音频输出部15交换控制用参数的控制线112以及113来分发信号处理块的程序。以下，仅说明与第二实施方式的不同点。

TS解码器11在判断为输入至数据输入端子110的数据中包含发给自己的程序时，将自身的开关103控制为导通状态，将该程序取入自身的微控制器101的指令存储器102。另一方面，TS解码器11在判断为输入至数据输入端子110的数据中包含除自己以外的信号处理块的程序时，使该程序流向数据线111。

当程序传送目标是分析处理部121、视频解码器122以及音频解码器123中的任一个时，TS解码器11将该信号处理块的开关103控制为导通状态，通过AV解码器12中的程序分发用的布线124而将程序写入微控制器101的指令存储器102。当程序传送目标是视频输出部14时，TS解码器11将AV解码器12中的开关125和视频输出部14中的开关103控制为导通状态，通过布线124、控制线112以及视频输出部14中的程序分发用的布线141而将程序写入微控制器101的指令存储器102。当程序传送目标是音频输出部15时，TS解码器11将AV解码器12中的开关125以及音频输出部15中的开关103控制为导通状态，通过布线124、控制线113以及音频输出部15中的程序分发用的布线151而将程序写入微控制器101的指令存储器102。

以上，根据本实施方式，将系统LSI 10中已有的数据线111和控制线112、113用于分发信号处理块的程序。由此，在系统LSI 10中，为程序分发而要设置的新的布线变少，能够减小电路规模。即使将数据线111以及控制线112、113中的任一方用于程序分发，也能实现相同的效果。

(第四实施方式)

图4示出第四实施方式的视频音频处理装置的结构。本实施方式的视频处理装置的结构为：扩展第一实施方式，不仅向系统LSI 10中的各信号处理块传送程序，还传送初始值，进而不依靠CPU16的指示而使各信号处理块启动。以下，仅说明与第一实施方式的不同点。

程序分发部18判断在系统LSI 10的数据输入端子110输入的数据是MPEG-TS、还是各信号处理块的程序、初始值以及启动指令中的哪一个。

程序分发部18在判断为所输入的数据中包含信号处理块的初始值的情况下，进一步判断该初始值是哪一个信号处理块的初始值。然后，当能够确定要设定初始值的信号处理块时，程序分发部18将作为对象的信号处理块的开关105控制为导通状态，通过初始值设定用的布线107而将初始值设定到微控制器101的控制寄存器106。另外，程序分发部18在判断为所输入的数据中包含信号处理块的启动指令的情况下，通过启动控制用的布线108而向各信号处理块的微控制器101发送启动指令。

优选的是，使视频输出部14和音频输出部15优先启动。由此，能够从启动系统LSI 10的整体之后到开始流数据的处理之前，输出某些视频和音频。

以上，根据本实施方式，在系统LSI 10中，能够不等待CPU 16的启动而使各信号处理块启动。由此，能缩短从系统LSI 10开始进行流数据的处理之后到输出视频信号和音频信号之前所需要的时间。

即使是对一部分信号处理块设定初始值并输出启动指令，也能实现相同的效果。另外，也可以是：程序分发部18仅进行各信号处理块的程序分发和初始值设定，CPU16进行各信号处理块的启动。这样一来，也能够不等待CPU16的启动而对各信号处理块设定初始值，因此，能够更高速地使系统LSI 10启动。

另外，也可以与第二实施方式或第三实施方式同样地，使TS解码器11具有程序分发功能，进一步使之具有初始值设定功能和启动指令功能。在该情况下，将各信号处理块的初始值和启动指令作为按照MPEG-TS格式的流数据输入至数据输入端子110。

(第五实施方式)

图5示出第五实施方式的视频音频处理装置的结构。本实施方式的视频音频处理装置的结构为：从第一实施方式的视频音频处理装置中省略信号处理块的程序分发用的电路，而在系统LSI 10追加了电源供给电路19。以下，仅说明与第一实施方式的不同点。

电源供给电路19与对系统LSI 10的电源供给独立地控制对TS解码器11和分析处理部121的电源供给。即，即使停止对系统LSI 10的电源供给，也能对TS解码器11和分析处理部121供给电源，这些信号处理块继续工作。由此，即使系统LSI 10变为休眠状态，也能够继续进行流处理的一部分。在系统LSI 10恢复工作的情况下，通过CPU 16的控制，将程序加载到除TS解码器11和分析处理部121以外的视频解码器122、音频解码器123、视频输出部14以及音频输出部15，启动这些信号处理块。

以上，根据本实施方式，即使系统LSI 10变为休眠状态，TS解码器11和分析处理部121也继续工作。由此，能够实现系统LSI 10的快速启动。例如，当设流输入处理需要100毫秒、流分析处理需要200毫秒、视频解码处理需要600毫秒、以及视频输出处理需要400毫秒时，以往的系统LSI启动需要1300毫秒。与此相对，本实施方式中，由于流输入处理和流分析处理已在工作中，因此，系统LSI 10启动所需要的时间为1000毫秒即可。因此，具有启动时间缩短大约25％的效果。

此外，能够对任意的信号处理块进行基于电源供给电路19的电源供给控制，但在系统LSI 10休眠中使视频解码器122等功耗量较多的信号处理块预先工作在功耗增大这一点上不是优选的。因此，通常使之预先工作的部件限于功耗较少的TS解码器11和分析处理部121等信号处理块。当然，即使仅使TS解码器11工作，也能得到上述效果。

(第六实施方式)

图6示出第六实施方式的视频音频处理装置的结构。本实施方式的视频音频处理装置的结构为：能够将分析处理部121的输出数据不经由主存储部200而直接写入视频解码器122的内部存储器122。以下，仅说明与第五实施方式的不同点。

一般而言，视频解码器122作为解码处理用的内部缓冲器而包括由SRAM等构成的高速且大容量的内部存储器191。电源供给电路19除了对TS解码器11和分析处理部121供给电源之外，还针对视频解码器122的内部存储器191，与向系统LSI 10的电源供给相独立地控制电源供给。即，即使向系统LSI 10的电源供给停止，也能对TS解码器11、分析处理部121以及视频解码器122的内部存储器191供给电源。

电源供给电路19在系统LSI 10的休眠状态中，使视频解码器122中的开关192成为导通状态，通过布线193向视频解码器122的内部存储器191写入从分析处理部121输出的视频流。由此，即使系统LSI 10变为休眠状态而无法向主存储部200写入数据，也能继续进行流处理的一部分，进而使所得到的视频流暂时存储在视频解码器122的内部存储器191中。

在系统LSI 10恢复工作的情况下，通过CPU16的控制，对除TS解码器11和分析处理部121以外的视频解码器122、音频解码器123、视频输出部14以及音频输出部15加载程序，启动这些信号处理块。启动后的视频解码器122经由存储控制器13将内部存储器191中存储的视频流传送至主存储部200。由此，系统LSI 10能够从分析处理部121输出的视频流被传送至主存储部200的状态起恢复工作。

以上，根据本实施方式，即使系统LSI 10变为休眠状态，TS解码器11、分析处理部121以及视频解码器122的内部存储器191也继续工作，进而，从分析处理部121输出的视频流被暂时存储在视频解码器122的内部存储器中。由此，能实现系统LSI 10的快速启动。例如，相对于在第五实施方式中系统LSI 10启动需要1000毫秒，而在本实施方式中，系统LSI 10启动时，视频解码处理所需的数据的一部分已经存在于主存储部200中，因此，视频解码处理所需的时间变短一些，能够大约用900毫秒来启动系统LSI 10。因此，与以往相比，具有启动时间缩短大约30％的效果。

此外，视频输出部14之外的信号处理块也具有较大的内部存储器。因此，也可以使用其内部存储器来代用为视频解码器122的内部存储器191、或与内部存储器191并用。

(第七实施方式)

图7示出第七实施方式的视频音频处理装置的结构。本实施方式的视频音频处理装置的结构为：对各信号处理块中的微控制器101的指令存储器102进行单独的电源供给控制。以下，仅说明与第五实施方式的不同点。

电源供给电路19与向系统LSI 10的电源供给相独立地，控制向各信号处理块中的微控制器101的指令存储器102的电源供给。即，即使停止向系统LSI 10供给电源，也能对各信号处理块中的指令存储器102供给电源，指令存储器102继续保持各信号处理块的程序。由此，当系统LSI 10恢复工作时，不需加载各信号处理块的程序，就能够实现系统LSI 10的快速启动。各信号处理块中的指令存储器102的功耗较少，因此不会产生功耗增大的问题。

上述的各实施方式假设了对系统LSI 10输入MPEG-TS的数字电视广播的接收系统，但本发明并不限于MPEG-TS。例如，在数字录像机的情况下，能对系统LSI输入包括视频和音频数据的流数据。在该情况下，作为数据输入端子，能够使用IEEE 1394端子、USB端子、以及硬盘接口端子等。

今后，即使是在系统LSI 10中安装了实现新功能的信号处理块，也能如上述那样通过进行对信号处理块的程序分发和/或单独的电源控制来实现系统LSI 10的快速启动。

工业上的实用性

本发明的数字电视广播接收用的半导体集成电路能够快速启动，因此对数字电视广播的接收系统是有用的。

Claims

1.一种半导体集成电路，其包括多个信号处理块和CPU，其中，上述信号处理块具有微控制器，按照被加载到该微控制器的指令存储器中的程序来进行信号处理，上述半导体集成电路对所输入的数字电视广播的流数据进行处理，其特征在于：

还包括程序分发部，该程序分发部将输入到上述半导体集成电路的数据输入端子上的上述多个信号处理块的程序分别传送至上述多个信号处理块中的上述指令存储器。

2.根据权利要求1所述的半导体集成电路，其特征在于：

上述数据输入端子为上述流数据的输入端子。

3.根据权利要求2所述的半导体集成电路，其特征在于：

上述程序是按照上述流数据的格式而被输入到上述数据输入端子的程序，

上述程序分发部通过对输入到上述数据输入端子的流数据进行分析来判断该流数据中是否包含程序以及该程序是上述多个信号处理块中的哪一个信号处理块的程序，并将该输入的程序传送至该判断出的信号处理块中的上述指令存储器。

4.根据权利要求1所述的半导体集成电路，其特征在于：

上述程序分发部通过上述多个信号处理块之间的数据线和控制线中的至少一方来传送上述程序。

5.根据权利要求1所述的半导体集成电路，其特征在于：

上述多个信号处理块的微控制器分别具有控制寄存器，

上述程序分发部将输入到上述数据输入端子的上述多个信号处理块的初始值分别设定在上述多个信号处理块中的上述控制寄存器中。

6.根据权利要求5所述的半导体集成电路，其特征在于：

上述程序分发部按照输入到上述数据输入端子的上述多个信号处理块的启动指令来分别使上述多个信号处理块启动。

7.根据权利要求6所述的半导体集成电路，其特征在于：

上述程序分发部使上述多个信号处理块中的、输出视频信号的视频输出部和输出解码后的音频信号的音频输出部优先启动。

8.一种半导体集成电路，其包括多个信号处理块和CPU，对所输入的数字电视广播的流数据进行处理，其特征在于：

还包括电源供给电路，该电源供给电路在停止向上述半导体集成电路供给电源的休眠状态下向上述多个信号处理块的一部分供给电源。

9.根据权利要求8所述的半导体集成电路，其特征在于：

上述多个信号处理块的一部分包括TS解码器，该TS解码器对上述流数据进行处理来输出视频和音频的TS包。

10.根据权利要求9所述的半导体集成电路，其特征在于：

上述多个信号处理块的一部分包括分析处理部，该分析处理部对上述视频和音频的TS包进行处理来输出视频流和音频流。

11.根据权利要求10所述的半导体集成电路，其特征在于：

上述电源供给电路在上述半导体集成电路休眠状态下向上述多个信号处理块中的任一个信号处理块的内部存储器供给电源，

上述半导体集成电路包括开关，该开关在上述半导体集成电路的休眠状态下使上述分析处理部的输出端子和上述内部存储器成为导通状态。

12.根据权利要求11所述的半导体集成电路，其特征在于：

上述电源供给电路在上述半导体集成电路的休眠状态下向对上述视频流进行解码的视频解码器、对上述音频流进行解码的音频解码器、输出视频信号的视频输出部以及输出音频信号的音频输出部中的至少一个的内部存储器供给电源。

13.一种半导体集成电路，其包括多个信号处理块和CPU，其中，上述该信号处理块具有微控制器，按照加载到该微控制器的指令存储器中的程序来进行信号处理，上述半导体集成电路对所输入的数字电视广播的流数据进行处理，其特征在于：

还包括电源供给电路，该电源供给电路在停止向该半导体集成电路供给电源的休眠状态下向上述多个信号处理块中的指令存储器供给电源。

14.一种视频音频处理装置，其对数字电视广播的视频和音频信号进行处理，其特征在于，包括：

权利要求1所述的半导体集成电路；

选择器，选择性地向上述半导体集成电路的数据输入端子输入要输入到该数据输入端子的通常数据和上述半导体集成电路中的信号处理块的程序中的任一方；以及

控制部，对上述选择器进行控制，以使其在上述装置启动时选择上述程序，然后选择上述通常数据。