CN101547364B - 一种传输流生成装置 - Google Patents

Abstract

一种传输流生成装置，包括FPGA装置、SDRAM装置、晶振装置和FLASH存储器装置，FPGA装置包括处理器接口装置、指令参数译码寄存器装置、MPEG2数据包加工装置、SDRAM控制器装置以及第一、第二、第三FIFO装置、串/并转换装置、PLL装置、SPI_OUT装置和ASI_OUT装置；通过数据类型鉴别装置控制视频和声音文件的交替传输，并将两个独立的纯声音和纯视频文件按照一定的规则合成为一个既含声音又含图像的数据流，并通过MPEG2数据包加工装置进行数据加工，从而提供一种处理速度快，节省内存空间，节目源丰富，形成无限连续的数据流，无图像抖动、残损和声音间断的一种传输流生成装置。

Description

一种传输流生成装置

技术领域

本发明涉及一种传输流生成装置，特别是一种通过FPGA进行处理数据的传输流生成装置。

背景技术

参见图1，现有的TS流发生器，包括主板1、存储体2、键盘3、显示器4、输出接口板5、硬盘6和电源7，其中电源7为主板1、存储体2、键盘3、显示器4、输出接口板5和硬盘6供电，系统控制过程为：主板1读取硬盘6中的节目数据到存储体2中，并对键盘3进行扫描，判断键盘3是否有节目按下，有节目按下则给地址变量赋新节目开始地址，并从存储体2中地址变量指定的位置读取一个单元数据，送到输出接口板5输出，没有节目按下，则直接从存储体2中地址变量指定的位置读取一个单元数据，送到输出接口板5输出，令地址变量加1，判断地址变量是否为结束地址，是结束地址，则发送TS中断信息到输出接口板5，并对地址变量重新赋开始地址，并对键盘3扫描，循环上述过程，不是结束地址，对键盘3进行扫描，循环上述过程。

其中主板1通常选用单片机或者通用处理器，处理速度慢，不能对TS生成数据做复杂的处理，只能将事先做好的文件原样输出，因此，节目体积大，必须采用硬盘6才能装下，即便如此，也只能装下长度为1分钟的节目，如需要超过1分钟的节目只能通过上述过程循环播放，因为不能对节目进行复杂处理，文件只能原样输出，无法通过相互组合实现多样化，所以节目源少。

为了实现无缝循环播放，在节目播放1分钟长度(即到达结束地址)时，插入TS中断信息来通知接收设备，如此虽然满足了MPEG2标准的要求，但是首尾拼接时图象会产生破损，声音出现间断。

发明内容

针对上述现有技术的缺陷，本发明的目的是提供一种处理速度快，节省内存空间，节目源丰富，形成无限连续的数据流，无图像抖动、残损和声音间断的一种传输流生成装置。

为达到上述目的，本发明采用如下技术方案：

一种传输流生成装置，包括FPGA装置、SDRAM装置、晶振装置和FLASH存储器装置，所述SDRAM装置用于存储相应的节目数据；所述晶振装置用于提供输入时钟；所述FLASH存储装置用于存储FPGA硬件配置程序，在接通电源时进行加载；所述FPGA装置包括处理器接口装置、指令参数译码寄存器装置、SDRAM控制器装置以及第一FIFO装置、串/并转换装置、第二FIFO装置、PLL装置、第三FIFO装置、SPI OUT装置和ASI OUT装置；

所述处理器接口装置用于接收ARM数据，通过对地址进行译码，将节目数据和指令参数分离；

所述指令参数译码寄存器装置用于对图象播放开始地址、图象播放结束地址、声音播放开始地址、声音播放结束地址、PCR增量、PTS增量、DTS增量、APTS增量进行译码和保存；

所述SDRAM控制器装置用于对SDRAM装置进行初始化，接收所述处理器接口装置和所述指令参数译码寄存器传来的数据、参数和指令，完成对所述SDRAM装置的数据写入和读出操作；

所述第一FIFO装置用于将SDRAM控制器装置传来的数据包进行缓冲；

所述串/并转换装置用于将所述第一FIFO装置传来的宽度为24比特的数据转换成3个8比特的数据；

所述第二FIFO装置用于对上述串/并转换装置传来的数据包进行缓冲，并输出；

所述PLL装置用于对晶振装置提供的时钟信号进行锁相，产生系统工作所需的时钟；

所述第三FIFO装置用于将数据进行缓冲，并输出出去；

所述SPI_OUT装置用于接收所述第三FIFO装置传来的数据，并转化成SPI格式的数据输出；

所述ASI_OUT装置用于接收所述第三FIFO装置传来的数据，并转化成ASI格式的数据输出；

所述FPGA装置还包括MPEG2数据包加工装置，所述SDRAM控制器装置中还设置有数据类型鉴别装置；

所述数据类型鉴别装置用于在所述SDRAM控制器装置中的第一状态机装置控制下，实现视频和声音数据的交替传输，使两个独立的纯声音和纯视频文件按照一定的规则合成为一个即含声音又含图象的数据流，并将数据流中的数据包发送到所述第一FIFO装置进行输出。

所述MPEG2数据包加工装置用于接收所述第二FIFO装置传来的数据包，并将数据包进行加工，对参数进行实时修改，形成符合MPEG2标准的连续的数据流，送到所述第三FIFO装置输出。

本发明的一种传输流生成装置，其中所述MPEG2数据包加工装置包括：第二状态机装置、包长计数器装置、特征码识别装置、插空包数量装置、参数输入寄存器装置，参数累加装置、加法器装置、参数输出寄存器装置、顺序码生成装置、第二选择器装置，第三选择器装置、双端口RAM装置、空包生成装置、第四选择器装置以及参数修改装置；

所述包长计数器装置用于提供双端口RAM地址；

所述特征码识别装置用于接收所述第二FIFO装置输出的数据包，并存放数据包起始第5个字节处的特征码，并对特征码进行解码，输出指示信号；

所述插空包数量装置用于存放数据包起始位置第4个字节处空包指示数据；

所述参数输入寄存器装置用于依据来自所述特征码识别装置的指示信号，将数据包中的不同参数提取出来，并输出；

所述参数累加装置用于对所述指令参数译码寄存器装置传来的参数进行时基累加，每个播放循环结束后累加1次；

所述加法器装置用于接收所述参数输入寄存器装置传来的数据，并与所述参数累加装置的值相加后得到真实时基数值输出；

所述参数输出寄存器装置用于接收所述加法器装置传来的数据，并保存；

所述顺序码生成装置用于将相同PID的数据包的顺序码连续累加，保存在内部寄存器；

所述第二状态机装置用于控制状态的轮流切换；

所述第二选择器装置用于选择所述双端口RAM装置输入数据通道；

所述第三选择器装置用于选择所述双端口RAM装置地址通道；

所述双端口RAM装置用于在所述第二状态机装置控制下，完成数据的缓冲和时基参数的修改，并输出；

所述空包生成装置用于生成空包并输出；

所述第四选择器装置用于受控制选择所述双端口RAM装置或者所述空包生成装置传来的数据传输到所述第三FIFO装置中；

所述参数修改装置用于受所述第二状态机装置的控制，进行MPEG2格式的参数修改，通过所述第二选择器装置和所述第三选择器装置送到所述双端口RAM装置。

本发明的一种传输流生成装置，其中所述SDRAM控制器装置还包括第一状态机装置、地址发生器装置、第一选择器装置、双向数据端口装置、地址/控制输出装置；

所述第一状态控制机装置用于控制进行写指令或者播放指令；

所述地址发生器装置用于提取所述指令参数译码寄存器装置的图象播放开始地址、图象播放结束地址、声音播放开始地址、声音播放结束地址四个参数，使其内部计数器在这四个参数的控制下循环计数，并在适当的时刻输出状态变换信号，控制所述第一状态控制机装置变换状态，完成对所述SDRAM装置的动态刷新操作；

所述第一选择器装置用于实现所述SDRAM装置在写或者播放状态下的地址切换；

所述地址/控制输出装置用于受所述第一状态机装置控制，生成SDRAM读写过程中，地址和控制引脚所需的地址和控制信号；

所述双向数据端口装置用于实现所述SDRAM装置在写状态和播放状态下的数据双向传输。

本发明的一种传输流生成装置，其中所述FPGA装置采用芯片EP2C8F256C6；

本发明的一种传输流生成装置，其中所述SDRAM装置采用HY57V561620CT-6芯片。

本发明的一种传输流生成装置，其中所述HY57V561620CT-6芯片为四片。

本发明的一种传输流生成装置，其中所述晶振装置采用27M有源晶振。

本发明的一种传输流生成装置，其中所述27M有源晶振通过所述PLL装置锁相后，输出的两路时钟信号分别为27MHz和108MHz。

本发明的一种传输流生成装置，其中所述FLASH存储器装置采用EPCS4芯片。

一种包括上述传输流生成装置的发生器，包括键盘、显示器、输出接口板、U盘以及电源；

所述键盘用于选择节目，并传输选择信号；

所述显示器用于显示被选择节目信息；

所述输出接口板用于输出数据包到外部；

所述U盘用于存储节目数据；

所述电源用于供电；

还包括ARM板和FPGA板；

所述ARM板用于接收来自所述键盘的命令后，发送写指令，从所述U盘中读取节目数据，发送所述节目数据，同时发送TS加工参数，写数据指令和播放指令；

所述FPGA板用于对所述ARM板传来的所有节目数据进行加工，形成符合标准的连续的数据流，并送到所述输出接口板输出。

由于本发明在FPGA板处理数据，处理速度快；又在SDRAM控制器装置中设置了数据类型鉴别装置，将两个独立的纯声音和纯视频文件按照一定的规则合成为一个即含声音又含图象的数据流，极大的压缩了播放节目的数据量，节省了内存空间，并通过MPEG2数据包加工装置对数据流进行加工，达到了符合标准的MPEG2格式要求的无限连续的数据流，不存在图像抖动、残损，声音间断的情况；又通过采用了不同的声音和视频文件的组合，生成了种类丰富的节目源。

通过采用的上述的FPGA板和ARM板以及键盘、显示器、U盘、电源、输出接口板组合的发生器，从而使发生器成为了一种处理速度快，节省内存空间，节目源丰富，形成无限连续的数据流，无图像抖动、残损和声音间断的发生器。

附图说明

图1是现有技术中TS流发生器的原理框图；

图2是本发明一种传输流生成装置的原理框图；

图3是本发明一种传输流生成装置的FPGA板的硬件连接图。

具体实施方式

下面结合附图对本发明的实施方式进行详细说明。

参见图2，一种传输流生成装置，包括ARM板11、键盘33、显示器44、输出接口板55、U盘66、电源77以及FPGA(Field-Programmable Gate Array，现场可编程门阵列)板88；

键盘33用于选择节目，并传输选择信号；

显示器44用于显示被选择节目信息；

输出接口板55用于输出数据包到外部；

U盘66用于存储节目数据；

电源77用于供电；

ARM板11用于接收来自键盘33的命令后，发送写指令，从U盘66中读取节目数据，发送所述节目数据，同时发送TS加工参数，写数据指令和播放指令；

FPGA板88用于对ARM板11传来的所有节目数据进行加工，形成符合标准的连续的数据流，并送到输出接口板55输出。

ARM板11上的ARM芯片通过相应的管脚连接FPGA芯片，FPGA芯片采用ALTERA公司的EP2C8F256C6芯片。并使键盘33连接ARM芯片的相应管脚，显示器44连接ARM芯片的相应管脚，ARM芯片通过相应的管脚设置U盘66的接口，其中FPGA板88上通过相应的管脚设置输出，通过输出接口板55连接到外部设备。

参见图3，FPGA板88包括FPGA装置81，SDRAM装置82和晶振装置83以及FLASH存储器装置；

SDRAM装置82采用HY57V561620CT-6芯片，为16Mx16bit的，共有4片，晶振装置83采用27MHz有源晶振，FLASH存储器装置采用芯片EPCS4。

FLASH存储装置用于存储FPGA硬件配置程序，在接通电源时进行加载；并通过SDRAM控制器装置81b对SDRAM装置82进行初始化。

晶振装置83为FPGA装置81提供输入时钟，通过PLL(Phase Locked Loop，锁相环)装置824进行锁相后，产生系统工作所需的时钟，输出两路时钟，分别为27MHz和108MHz，其中SDRAM控制器装置81b中的地址/控制输出装置801、双向数据端口装置802、第一选择器装置803、地址发生器装置804、数据类型鉴别装置805和第一状态机装置806采用108MHz的时钟，FPGA装置81中的其他装置均采用27MHz的时钟。

ARM板11在接收到来自键盘33的命令后，向FPGA板88发送写指令，然后从U盘66中读取节目数据，发送节目数据，同时发送TS加工参数，写数据指令和播放指令。

ARM板11与FPGA装置81中的处理器接口装置807通过地址、数据、控制总线相连，处理器接口装置807接收来自ARM板11的所有数据，通过对地址进行译码，将节目数据和指令参数分离；将节目数据送到SDRAM控制器装置81b的双向数据端口装置802，节目保存地址送到SDRAM控制器装置81b中的第一选择器装置803的1端口，状态机控制信号送到SDRAM控制器装置81b中的第一状态机装置806，指令参数则送往指令参数译码寄存器装置808。

指令参数译码寄存器装置808对来自处理器接口装置807的指令参数做进一步译码，分离出不同的指令和参数。

FPGA板88收到ARM板11传来的写指令时，指令参数译码寄存器装置808的写数据信号线将变为高电平有效，播放信号线处于低电平无效。SDRAM控制器装置81b中的第一状态机装置806检测到指令参数译码寄存器装置808的写数据信号线为高电平，判断出当前应为写入状态，于是将地址切换信号线置高，使第一选择器803的1端口和3端口接通，ARM板11送来的节目保存地址通过第一选择器装置801到达地址/控制输出装置801。写状态将出现在第一状态机装置806的状态输出信号线上，第一状态机装置806的状态输出信号送到地址/控制输出装置801中，在此状态下，地址/控制输出装置801内部生成SDRAM装置82写所需的所有控制信号，送到SDRAM装置82的控制端口；节目保存地址经过第一选择器装置803到地址/控制输出装置801进行缓冲，到达SDRAM装置82的地址端口；第一状态机装置806的状态输出信号控制双向数据端口装置802的1端口和3端口接通，ARM送来的节目数据通过双向数据端口装置802到达SDRAM的数据端口。

经过上述步骤，宽度为24bit的一个数据被保存到SDRAM装置82中的一个地址空间，在第一状态机装置806的控制下，这个过程不断重复，直到将整个节目保存到SDRAM中。

节目数据保存到SDRAM装置82之后，ARM板11向FPGA装置81发送加工参数，包括图象播放开始地址、图象播放结束地址、声音播放开始地址、声音播放结束地址、PCR增量、PTS增量、DTS增量、APTS增量，这些参数经过指令参数译码寄存器装置808译码后分别保存到各自寄存器中。

ARM板11发送加工参数发送完毕后向FPGA装置81发送播放指令，此指令经过通过处理器接口装置807传输到指令参数译码寄存器装置808进行译码后，播放信号线变为高电平有效，写数据信号线将变为低电平无效。第一状态机装置806检测到播放信号线为高电平，将状态输出信号变为读出，地址切换信号线被置低，使第一选择器装置803的2端口和3端口接通，状态输出信号送到地址发生器装置804，地址发生器装置804通过第一选择器装置803的2端口和3端口输出地址信号送到地址/控制输出装置801中。

地址/控制输出装置801检测到播放状态，其内部生成SDRAM装置82读所需的所有控制信号，控制SDRAM装置82完成读出操作。

第一状态机装置806通过状态输出信号控制双向数据端口装置802为播放状态，使双向数据端口装置802的2端口和3端口接通，从SDRAM装置82中读出的数据送达数据类型鉴别装置805。

地址发生器装置804检测到播放状态后，从指令参数译码寄存器装置808中提取图象播放开始地址、图象播放结束地址、声音播放开始地址、声音播放结束地址四个参数，将开始地址赋值给地址发生器装置804内部的计数器，以后每经过一个时钟周期计数器加1，当计数器的值等于播放结束地址时，重新赋值为开始地址，如此周而复始，无限循环下去，直到切换节目为止。地址发生器装置804在初始状态下输出的是图象地址，随后在工作中它的地址输出类型会在声音地址和图象地址之间交替变化，这个交替变化由数据类型鉴别装置805决定。地址发生器装置804的状态变换输出信号令第一状态机装置806定期改变状态，以满足SDRAM装置82的自动刷新和预充电操作。

数据类型鉴别装置805只在播放状态下工作，它的功能是从每个数据包的起始第三个字节处取音频标记，然后加以判断，根据判断结果产生对应的类型标记信号去控制地址发生器装置804在声音和图象之间来回切换，其结果是将两个独立的纯声音和纯视频文件按照一定的规则合成为一个即含声音又含图象的数据流，极大的压缩了播放节目的数据量，对多种音/视频文件可以相互组合，形成种类丰富的节目源。

从数据类型鉴别装置805输出的数据包经过第一FIFO(First Input First Output，先入先出队列)装置828缓冲后，送到串/并转换装置830，从24比特转换为3个8比特的数据，再经过第二FIFO装置829缓冲，送往MPEG2数据包加工装置81a。

MPEG2数据包加工装置81a受第二状态机装置811控制，随着第二状态机装置811在各种状态间轮流切换，按步骤完成数据包的加工。第二状态机装置811的输出状态依次是获取空包数，双端口RAM写入，顺序码连续处理，PCR、PTS、DTS参数修改，插空包，标准输出，整个状态序列完成后重新开始循环。

在获取空包数状态下，存放在数据包起始位置第4个字节处的数据被锁存到插空包数量装置813内部寄存器。

指令参数译码寄存器装置808传输PCR增量、PTS增量、DTS增量以及APTS增量到参数累加装置809中，参数累加装置809对上述参数进行累加。

在双端口RAM写入状态下，第二选择器装置818的2端口和3端口接通，第二FIFO装置829送来的数据加到入双端口RAM装置820的数据端口，第三选择器装置819的2端口和3端口接通，包长计数器装置810为双端口RAM装置820提供地址，包长计数器从0计数到187，总共向双端口RAM写入188字节数据。存放在数据包起始第5个字节处的特征码被锁存到特征码识别装置812，特征码识别装置812通过解码，输出指示信号，参数输入寄存器装置814收到来自特征码识别装置812的指示信号，将数据包中的不同参数提取出来，送到加法器装置815，与参数累加装置809的值相加后保存在参数输出寄存器装置816。

在顺序码连续处理状态下，顺序码生成装置817将相同PID的数据包的顺序码连续累加，保存在内部寄存器。

在参数修改状态下，通过参数修改装置823进行参数修改后，第二选择器装置818的0端口和3端口或1端口和3端口接通，第三选择器装置819的1端口和3端口接通，双端口RAM装置820中特定地址上的顺序码、时基参数被修改。

在插空包状态下，第四选择器装置822的2端口和3端口接通，空包生成装置821内部生成的空包数据送到第三FIFO装置827，具体插入多少个空包，由插空包数量模块中的寄存器值决定，每插入一个空包，寄存器中的值减1，当寄存器中的值为0时，切换到下个状态。这种插空包的方案，能进一步缩小文件体积，节省存储空间

在标准输出状态下，第四选择器装置的1端口和3端口接通，双端口RAM装置820中整包数据送到第三FIFO装置827，缓冲后从SPI_OUT装置826和ASI_OUT装置825端口输出到设备外部。其中SPI_OUT装置826传输SPI格式的数据，ASI_OUT装置825传输ASI格式的数据。

在循环累计状态下，参数累加装置809中的各时基参数实现累加。为下一个GOP循环做准备。

由于本发明在FPGA板处理数据，处理速度快；又在SDRAM控制器装置中设置了数据类型鉴别装置，将两个独立的纯声音和纯视频文件按照一定的规则合成为一个即含声音又含图象的数据流，极大的压缩了播放节目的数据量，节省了内存空间，并通过MPEG2数据包加工装置对数据流进行加工，达到了符合标准的MPEG2格式要求的无限连续的数据流，不存在图像抖动、残损，声音间断的情况；又通过采用了不同的声音和视频文件的组合，生成了种类丰富的节目源。

通过采用的上述的FPGA板和ARM板以及键盘、显示器、U盘、电源、输出接口板组合的发生器，从而使发生器成为了一种处理速度快，节省内存空间，节目源丰富，形成无限连续的数据流，无图像抖动、残损和声音间断的发生器。

以上的实施例仅是对本发明的优选实施方式进行描述，并非对本发明的范围进行限定，在不脱离本发明设计精神的前提下，本领域普通工程技术人员对本发明的技术方案做出的各种变形和改进，均应落入本发明的权利要求书确定的保护范围内。

Claims (10)

1.一种传输流生成装置，包括FPGA装置(81)、SDRAM装置(82)、晶振装置(83)和FLASH存储器装置，所述SDRAM装置(82)用于存储相应的节目数据；所述晶振装置(83)用于提供输入时钟；所述FLASH存储装置用于存储FPGA硬件配置程序，在接通电源时进行加载；所述FPGA装置(81)包括处理器接口装置(807)、指令参数译码寄存器装置(808)、SDRAM控制器装置(81b)以及第一FIFO装置(828)、串/并转换装置(830)、第二FIFO装置(829)、PLL装置(824)、第三FIFO装置(827)、SPI_OUT装置(826)和ASI_OUT装置(825)；

所述处理器接口装置(807)用于接收ARM数据，通过对地址进行译码，将节目数据和指令参数分离；

所述指令参数译码寄存器装置(808)用于对图象播放开始地址、图象播放结束地址、声音播放开始地址、声音播放结束地址、PCR增量、PTS增量、DTS增量、APTS增量进行译码和保存；

所述SDRAM控制器装置(81b)用于对SDRAM装置(82)进行初始化，接收所述处理器接口装置(807)和所述指令参数译码寄存器(808)传来的数据、参数和指令，完成对所述SDRAM装置(82)的数据写入和读出操作；

所述第一FIFO装置(827)用于将SDRAM控制器装置(81b)传来的数据包进行缓冲；

所述串/并转换装置(830)用于将所述第一FIFO装置(827)传来的宽度为24比特的数据转换成3个8比特的数据；

所述第二FIFO装置(829)用于对上述串/并转换装置(830)传来的数据包进行缓冲，并输出；

所述PLL装置(824)用于对晶振装置(83)提供的时钟信号进行锁相，产生系统工作所需的时钟；

所述第三FIFO装置(827)用于将数据进行缓冲，并输出出去；

所述SPI_OUT装置(826)用于接收所述第三FIFO装置(827)传来的数据，并转化成SPI格式的数据输出；

所述ASI_OUT装置(825)用于接收所述第三FIFO装置(827)传来的数据，并转化成ASI格式的数据输出；

其特征在于，所述FPGA装置(81)还包括MPEG2数据包加工装置(81a)，所述SDRAM控制器装置(81b)中还设置有数据类型鉴别装置(805)；

所述数据类型鉴别装置(805)用于在所述SDRAM控制器装置(81b)中的第一状态机装置(806)控制下，实现视频和声音数据的交替传输，使两个独立的纯声音和纯视频文件按照一定的规则合成为一个既含声音又含图象的数据流，并将数据流中的数据包发送到所述第一FIFO装置(828)进行输出。

所述MPEG2数据包加工装置(81a)用于接收所述第二FIFO装置(829)传来的数据包，并将数据包进行加工，对参数进行实时修改，形成符合MPEG2标准的连续的数据流，送到所述第三FIFO装置(827)输出。

2.根据权利要求1所述的一种传输流生成装置，其特征在于，所述MPEG2数据包加工装置(81a)包括：第二状态机装置(811)、包长计数器装置(810)、特征码识别装置(812)、插空包数量装置(813)、参数输入寄存器装置(814)、参数累加装置(809)、加法器装置(815)、参数输出寄存器装置(816)、顺序码生成装置(817)、第二选择器装置(818)、第三选择器装置(819)、双端口RAM装置(820)、空包生成装置(821)、第四选择器装置(822)以及参数修改装置(823)；

所述包长计数器装置(810)用于提供双端口RAM地址；

所述特征码识别装置(812)用于接收所述第二FIFO装置(829)输出的数据包，并存放数据包起始第5个字节处的特征码，并对特征码进行解码，输出指示信号；

所述插空包数量装置(813)用于存放数据包起始位置第4个字节处空包指示数据；

所述参数输入寄存器装置(814)用于依据来自所述特征码识别装置(812)的指示信号，将数据包中的不同参数提取出来，并输出；

所述参数累加装置(809)用于对所述指令参数译码寄存器装置(808)传来的参数进行时基累加，每个播放循环结束后累加1次；

所述加法器装置(815)用于接收所述参数输入寄存器装置(814)传来的数据，并与所述参数累加装置(809)的值相加后得到真实时基数值输出；

所述参数输出寄存器装置(816)用于接收所述加法器装置(815)传来的数据，并保存；

所述顺序码生成装置(817)用于将相同PID的数据包的顺序码连续累加，保存在内部寄存器；

所述第二状态机装置(811)用于控制状态的轮流切换；

所述第二选择器装置(818)用于选择所述双端口RAM装置(820)输入数据通道；

所述第三选择器装置(819)用于选择所述双端口RAM装置(820)地址通道；

所述双端口RAM装置(820)用于在所述第二状态机装置(811)控制下，完成数据的缓冲和时基参数的修改，并输出；

所述空包生成装置(821)用于生成空包并输出；

所述第四选择器装置(822)用于受控制选择所述双端口RAM装置(820)或者所述空包生成装置(821)传来的数据传输到所述第三FIFO装置(827)中；

所述参数修改装置(823)用于受所述第二状态机装置(811)的控制，进行MPEG2格式的参数修改，通过所述第二选择器装置(818)和所述第三选择器装置(819)送到所述双端口RAM装置(820)。

3.根据权利要求2所述的一种传输流生成装置，其特征在于，所述SDRAM控制器装置(81b)还包括第一状态机装置(806)、地址发生器装置(804)、第一选择器装置(803)、双向数据端口装置(802)、地址/控制输出装置(801)；

所述第一状态控制机装置(806)用于控制进行写指令或者播放指令；

所述地址发生器装置(804)用于提取所述指令参数译码寄存器装置(808)的图象播放开始地址、图象播放结束地址、声音播放开始地址、声音播放结束地址四个参数，使其内部计数器在这四个参数的控制下循环计数，并在适当的时刻输出状态变换信号，控制所述第一状态控制机装置(806)变换状态，完成对所述SDRAM装置(82)的动态刷新操作；

所述第一选择器装置(803)用于实现所述SDRAM装置(82)在写或者播放状态下的地址切换；

所述地址/控制输出装置(801)用于受所述第一状态机装置(806)控制，生成SDRAM读写过程中，地址和控制引脚所需的地址和控制信号；

所述双向数据端口装置(802)用于实现所述SDRAM装置(82)在写状态和播放状态下的数据双向传输。

4.根据权利要求3所述的一种传输流生成装置，其特征在于，所述FPGA装置(81)采用芯片EP2C8F256C6。

5.根据权利要求4所述的一种传输流生成装置，其特征在于，所述SDRAM装置(82)采用HY57V561620CT-6芯片。

6.根据权利要求5所述的一种传输流生成装置，其特征在于，所述HY57V561620CT-6芯片为四片。

7.根据权利要求6所述的一种传输流生成装置，其特征在于，所述晶振装置(83)采用27M有源晶振。

8.根据权利要求7所述的一种传输流生成装置，其特征在于，所述27M有源晶振通过所述PLL装置(824)锁相后，输出的两路时钟信号分别为27MHz和108MHz。

9.根据权利要求8所述的一种传输流生成装置，其特征在于，所述FLASH存储器装置采用EPCS4芯片。

10.一种包括根据权利要求1-9所述的传输流生成装置的发生器，包括键盘(33)、显示器(44)、输出接口板(55)、U盘(66)以及电源(77)；

所述键盘(33)用于选择节目，并传输选择信号；

所述显示器(44)用于显示被选择节目信息；

所述输出接口板(55)用于输出数据包到外部；

所述U盘(66)用于存储节目数据；

所述电源(77)用于供电；

其特征在于，还包括ARM板(11)和FPGA板(88)；

所述ARM板(11)用于接收来自所述键盘(33)的命令后，发送写指令，从所述U盘(66)中读取节目数据，发送所述节目数据，同时发送TS加工参数，写数据指令和播放指令；

所述FPGA板(88)用于对所述ARM板(11)传来的所有节目数据进行加工，形成符合标准的连续的数据流，并送到所述输出接口板(55)输出。

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