CN107544924B - 集成电路芯片、电子装置与存储器存取方法 - Google Patents

集成电路芯片、电子装置与存储器存取方法 Download PDF

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Abstract

本发明提供一种集成电路芯片、电子装置与存储器存取方法，该集成电路芯片包含：接口电路，用于将该集成电路芯片连接到多个总线，该多个总线耦接该集成电路芯片与存储芯片，以驱动传输到该存储芯片的信号到该多个总线，且接收从该存储芯片传输到该多个总线上的信号；以及控制电路，用于控制该接口电路，以传输信息信号给该存储芯片来告知命令信号与数据信号的传输速率的比例变化，根据该比例变化配置该接口电路，并让该接口电路在一个时间根据该比例变化开始传输/接收信号。本发明的集成电路芯片、电子装置与存储器存取方法能够更加高速稳定地对存储器进行存取。

Description

集成电路芯片、电子装置与存储器存取方法
技术领域
本发明大体关于一种存储器的存取方法，更具体地，是关于一种集成电路芯片、电子装置与存储器存取方法。
背景技术
一般说来，电子装置，例如电脑系统，可包含一个或多个存储芯片。举例来说，电子装置包含在一个不同集成电路芯片上的存储器控制器来管理存储芯片的存取。存储器提供命令，例如读取命令，写入命令等等，给存储芯片来管理存储芯片的数据的读写。举例来说，根据一个写入命令，数据被写如存储芯片；并根据一个读取命令，数据被从存储芯片读取。
发明内容
因此，本发明为解决集成电路中的存储器存取的技术问题，特提出一种新的集成电路芯片、电子装置与存储器存取方法。
本发明提供一种集成电路芯片，包含：接口电路，用于将该集成电路芯片连接到多个总线，该多个总线耦接该集成电路芯片与存储芯片，以驱动传输到该存储芯片的信号到该多个总线，且接收从该存储芯片传输到该多个总线上的信号；以及控制电路，用于控制该接口电路，以传输信息信号给该存储芯片来告知命令信号与数据信号的传输速率的比例变化，根据该比例变化配置该接口电路，并让该接口电路在一个时间根据该比例变化开始传输/接收信号。
本发明另提供一种电子装置，包含：第一集成电路芯片；互连组件，用于形成多个总线来互连该第一集成电路芯片与第二集成电路芯片；以及该第二集成电路芯片是存储集成电路芯片，其中该第一集成电路芯片包含：第一接口电路，用于将该第一集成电路芯片连接到该多个总线，该多个总线耦接该第一集成电路芯片与该第二集成电路芯片，以驱动传输到该第二集成电路芯片的信号到该多个总线上，并接收从该第二集成电路芯片传输到该多个总线上的信号；以及第一控制电路，用于控制该第一接口电路以传输信息信号给该第二集成电路芯片来告知命令信号与数据信号的传输速率的比例变化，根据该比例变化配置该第一接口电路，并让该第一接口电路在一个时间根据该比例变化开始传输/接收信号。
本发明另提供一种存储器存取方法，包含：由集成电路芯片内的控制电路，接收在耦接该集成电路芯片与存储芯片的多个总线上的命令信号与数据信号的传输速率的比例变化；控制该集成电路芯片的接口电路以传输信息信号给该存储芯片来告知该比例变化；根据该比例变化配置该接口电路；以及在一个时间让该接口电路根据该比例变化开始传输/接收信号。
本发明的集成电路芯片、电子装置与存储器存取方法能够更加高速稳定地对存储器进行存取。
本发明的这些及其他的目的对于本领域的技术人员来说，在阅读了下述优选实施例的详细说明以后是很容易理解和明白的，所述优选实施例通过多幅图予以揭示。
附图说明
图1显示根据本发明一实施例的系统100的结构示意图。
图2显示本申请一个实施例的流程200的流程图。
图3显示根据本申请的一个实施例的流程300的流程图。
图4显示根据流程300的总线101-104上的信号的波形图400。
图5显示根据本申请的实施例的流程例子的流程图。
图6显示根据流程500的总线101-104上的信号的波形图600。
图7显示根据本申请的流程700的流程图。
图8显示流程700的总线101-104上的信号的波形图800。
具体实施方式
本说明书及权利要求书使用了某些词语代指特定的组件。本领域的技术人员可理解的是，制造商可能使用不同的名称代指同一组件。本文件不通过名字的差别，而通过功能的差别来区分组件。在以下的说明书和权利要求书中，词语“包括”是开放式的，因此其应理解为“包括，但不限于...”。
图1显示根据本发明一实施例的系统100的结构示意图。系统100包含如图1相互耦接的第一集成电路芯片(IC)110以及第二集成电路芯片(IC)160。第二集成电路芯片160是一个存储芯片，而第一集成电路芯片110包含存储控制器120，用于管理第二集成电路芯片160的存取。在一个实施例中，各种信号，例如命令信号、数据信号等等在第一集成电路芯片110与第二集成电路芯片160之间传输。存储控制器120用于调整命令信号与数据信号之间的传输速率(transmission rates)的比例。
系统100可以是任何适合的系统。在一个实施例中，系统100是一个电子装置，例如台式电脑、平板电脑、智能手机、可穿戴设备、网络交换机、智能电视、照相机、媒体播放器，等等。系统100可包含并未显示在图中的任何适合的组件。在一个实施例中，第一集成电路芯片110是一个芯片上系统(system-on-chip，SOC)，其包含存储控制器120以及其他适合的电路，例如中央处理单元(CPU)、图像处理单元(GPU)、模拟电路(图中未显示)、射频电路(图中未显示)，以及其他电路。在一个例子中，第一集成电路芯片110是在一个不同于第二集成电路芯片160的芯片封装内，且两个芯片封装与其他适合电路组件一同加载于印刷电路板上。这两个芯片封装可通过例如印刷铜线来进行互连。
在另一个实施例中，系统100是一个芯片封装，例如多芯片模块(multi-chipmodule，MCM)等。系统100是一个单独封装，其在预包装形式(pre-packaged form)下包含第一集成电路芯片110与第二集成电路芯片160，并包含互连组件(例如金属线)来互连第一集成电路芯片110与第二集成电路芯片160。
第二集成电路芯片160可以是任何适合的存储芯片。在一个实施例中，第二集成电路芯片160是一个动态随机存取存储器(DRAM)类型的存储芯片，例如是双倍速同步DRAM(DDR SDRAM)、低功耗DDR SDRAM(LPDDR SDRAM)，等等。
在图1中，举例来说，第一集成电路芯片110与第二集成电路芯片160互相耦接，通过组成总线的线来发送各种信号，例如总线101-104等。举例来说，总线101(例如1-比特总线)用于发送时钟信号CLK，总线102(例如m-比特总线，m是一个正整数)用于发送命令信号CMD。总线103(例如x-比特线，x是正整数)用于发送数据信号DAT。总线104(例如1-比特总线)用于发送数据选通信号(数据选通信号)DQS，等等。第一集成电路芯片110与第二集成电路芯片160包含接口电路来处理第一集成电路芯片110与第二集成电路芯片160之间传输的信号。
具体地，第一集成电路芯片110包含接口电路125，用于处理第一集成电路芯片110与第二集成电路芯片160之间传输的信号。在图1中，举例来说，接口电路125包含命令处理电路121，用于处理命令(例如读取命令、写入命令、配置命令、预充电命令…)。这些命令被处理并提供给第二集成电路芯片160来指示第二集成电路芯片160依命令操作。在一个例子中，命令处理电路121包含缓冲电路(图未显示)来缓冲，例如命令的m比特，并包含驱动电路(图未显示)来驱动该命令的m比特到总线102上作为命令信号CMD。命令处理电路121能包含其他适合的电路。
一般来说，命令处理电路121基于命令时钟(CK)操作，该命令与在总线101上提供给第二集成电路芯片160的时钟信号CLK相关。在一个例子中，接口电路125包含命令时钟产生电路(图未显示)用于产生命令时钟CK。在一个例子中，命令时钟CK被相移(phaseshifted)并发送到总线101上作为时钟信号。在另一个例子中，命令时钟CK发送到总线101作为时钟信号CLK。
而且，在图1的例子中，接口电路125包含数据处理电路122用于处理数据。在一个写入操作的例子中，数据处理电路122包含缓冲电路(图未显示)来缓冲，数据传输的例如x-比特数据，并包含驱动电路(图未显示)来驱动x-比特数据到总线103。在读取操作的例子中，数据处理电路122包含采样保持电路(图未显示)来采样总线103并保持采样的值。
一般来说，数据处理电路122基于数据时钟(data clock，DK)操作，该数据时钟与总线104上的数据选通信号DQS相关。在写入操作的一个例子中，接口电路125包含数据时钟产生电路(图未显示)用于产生数据时钟DK。举例来说，数据时钟产生电路用于基于具有可配置频率比例(configurable frequency ratio)的命令时钟CK来产生数据时钟DK。接着，在一个例子中，数据时钟DK被相移并发送到总线204作为数据选通信号DQS。
在读取操作的一个例子中，第二集成电路芯片160基于接收的时钟信号CLK及命令信号与数据信号之间的传输比例产生数据选通信号DQS，并驱动数据选通信号DQS到总线104。接着，接口电路125包含电路来从总线104接收数据选通信号DQS，并使用数据选通信号DQS从总线103接收数据。
根据本申请的一个方面，存储控制器120用于调整命令信号与数据信号之间的传输速率的一个比例。在一个实施例中，存储控制器120用于调整该比例，使得命令信号的传输速率变得比数据信号的传输速率更小，以让命令处理电路的设计更简单，例如是命令处理电路121。在另一个实施例中，存储控制器120用于调整该比例，使得命令信号的传输速率在数据信号的传输速率不变时降低，从而减少了命令处理电路的功耗，例如是命令处理电路121。
在一个相关的例子中，命令信号与数据信号之间的传输速率的比例是固定的。在一个DDR例子中，时钟信号CLK与数据选通信号具有同样的频率。命令信号例如在命令时钟(例如时钟信号CLK)上升沿发送，且数据信号在数据时钟(例如时钟信号CLK作为数据时钟的时候)的上升沿与下降沿都发送。因此，命令信号与数据信号的传输速率的比例是固定在1:2。当数据信号的传输速率翻倍时，这个相关例子中的命令信号的传输速率也翻倍。
在根据本申请的一个实施例中，当系统100需要加倍数据带宽时，存储控制器120用来加倍数据信号的传输速率。而且，存储控制器120降低命令信号与数据信号之间的传输速率的比例，例如到1:4，因此命令信号的传输速率不会增加或不会改变太多。在该实施例中，数据时钟的频率翻倍，命令时钟的频率保持不增加。因此，命令处理电路的功耗，例如命令处理电路121的功耗可以低于相关例子中的功耗。而且，当命令时钟的频率变化相对较小时，命令处理电路，例如命令处理电路121操作在一个频率相对稳定的操作条件下，具有较少复杂时序要求。因此，命令处理电路的设计可更轻松，且能在操作中保持稳定。
在本申请的另一个实施例中，当系统100进入省电模式，系统100降低数据带宽来节省功耗。在一个例子中，存储控制器120用于降低一半数据信号的传输速率。而且，存储控制器120用于增加命令信号与数据信号之间的传输速率的比例，例如从1:2变成1:1，因此命令信号的传输速率并不增加或不增加很多。在该实施例中，数据时钟的频率降低一半，而命令时钟的频率保持不变。因此，数据处理电路，例如数据处理电路122的功耗可被显著降低。类似地，命令时钟的频率变化相对较小，命令处理电路，例如命令处理电路121操作于一个较频率稳定的操作条件下，具有较少的复杂时序要求。因此，命令处理电路的设计可更轻松，且操作可更稳定。
根据本申请的一方面，存储控制器120包含比例控制器130。在一个例子中，存储控制器120用于确定命令信号与数据信号之间的传输速率的比例变化。在另一个例子中，存储控制器120用于接收指示命令信号与数据信号之间的传输速率的比例变化的信息。比例变化由其他组件所确定，例如中央处理单元等等。而且，比例控制器130用于协调第一集成电路芯片110与第二集成电路芯片160中的比例改变，来平滑地转换到新的比例。举例来说，比例控制器130用于控制接口电路125来发送信息信号给第二集成电路芯片160，以通知比例变化并允许第二集成电路芯片160依此改变配置。而且，比例控制器130根据比例变化改变第一集成电路芯片110中的配置。在一个实施例中，比例控制器130用于安排一个时间来允许接口电路125开始根据新的比例发送/接收信号。在另一实施例中，根据新的比例开始发送/接收信号的时间是由其他适合电路组件来安排，例如中央处理单元等等。
根据本申请，比例控制器130或其他电路组件(例如CPU)可在各种情况下确定比例变化。在一个例子中，当接收到一个改变数据带宽的指令时(例如带宽翻倍，降低一半带宽…)，比例控制器130或其他电路组件(例如CPU)确定改变命令信号与数据信号之间的传输速率的比例。在另一个例子中，当接收到一个改变用电模式的指令时(例如进入省电模式，推出省电模式…)，比例控制器130或其他电路组件(例如CPU)确定改变命令信号与数据信号之间的传输速率的比例。
而且，在图1的例子中，比例控制器130包含时序控制器140与命令编码器150。命令编码器150用于控制接口电路125来通知第二集成电路芯片160该比例变化。在一个实施例中，时序控制器140用于改变第一集成电路芯片110的时钟配置，并安排时间根据新的比例开始发送/接收。在另一实施例中，时序控制器140根据从其他适合的电路组件，例如CPU等电路接收时间信息来根据新的比例开始发送/接收。
命令编码器150能使用任何适合的技术来控制接口电路125以通知第二集成电路芯片160该比例变化。在一个例子中，命令编码器150用于将比例变化编码进一个m比特命令。m-比特命令指示该新比例。然后接口电路125能驱动m比特命令给总线102来用于到第二集成电路芯片160的传输。第二集成电路芯片160能编码该m比特命令，且能据此改变配置。
在另一个实施例中，命令编码器150用于编码该比例变化进一个特定信号的属性中，例如是时钟信号CLK等，并控制接口电路125驱动该特定信号到第二集成电路芯片160。举例来说，命令编码器150用于禁用时钟信号CLK内的翻转(transitions)来停止时钟信号CLK，以指示比例变化。在一个例子中，系统100使用两个比例。为了从一个比例切换到另一个比例，命令编码器150停止时钟信号CLK一段时间，然后启动时钟信号CLK。第二集成电路芯片160能在总线101上探测时钟信号CLK。当第二集成电路芯片160探测时钟信号CLK的停止时，第二集成电路芯片160能切换其配置从当前比例到一个不同的比例。
在另一个例子中，命令编码器150用于编码该比例变化于时钟信号CLK的频率变化中。在一个例子中，系统100使用两个比例。为了从一个比例切换到另一个比例，命令编码器150变换时钟信号CLK的频率。在一个例子中，命令编码器150用于改变命令时钟产生电路的配置来改变时钟信号CLK的频率。
第二集成电路芯片160能探测总线101上的时钟信号CLK的频率变化。当第二集成电路芯片160探测到时钟信号CLK的频率变化，第二集成电路芯片160能切换其配置从当前比例到不同的比例。
在图1的例子中，时序控制器140包含命令时钟控制器141与数据时钟控制器142。命令时钟控制器141用于控制配置来产生命令处理的时钟，例如命令处理电路121的命令时钟CK。数据时钟控制器142用于控制配置来产生数据处理的时钟，例如数据处理电路122在写入操作中使用的数据时钟DK。
在一个实施例中，命令时钟CK根据例如命令时钟产生电路的命令时钟配置的系统时钟(例如CPU使用的时钟)产生。数据时钟DK可根据数据时钟配置或基于系统时钟由数据时钟产生电路产生，或基于命令时钟CK由数据时钟产生电路产生。
在一个实施例中，命令时钟配置被控制来调整系统时钟与命令时钟之间的第一频率比例，数据时钟配置被控制来调整系统时钟与数据时钟之间的第二频率比例。命令时钟控制器141用于控制命令时钟配置来调整第一频率比例以及数据时钟控制器142用于控制数据时钟配置来调整第二频率比例。
在一个例子中，当比例控制器130或其他电路组件(例如CPU)确定降低命令信号与数据信号之间的传输速率比例(例如从1:2到1:4)，以回应于数据带宽的翻倍(而不需要改变系统时钟)，数据时钟控制器142用于控制数据时钟配置来翻倍数据时钟的频率，且命令时钟控制器141用于不改变命令时钟配置。
在另一个例子中，当比例控制器120或其他电路组件(例如CPU)确定增加命令信号与数据信号之间的传输速率的比例(例如从1:2到1:1)，以回应于进入省电模式(例如系统时钟频率降低一半)，命令时钟控制器141用于改变命令时钟配置来于降低的系统时钟下保持命令时钟的频率，且数据时钟控制器142用于不用系统时钟改变数据时钟配置来降低数据时钟频率。
在另一个实施例中，数据时钟DK是基于命令时钟CK产生。举例来说，命令时钟配置被控制来调整系统时钟与命令时钟之间的第一频率比例，且数据时钟配置被控制来调整命令时钟CK与数据时钟DK之间的第二频率比例。命令时钟控制141用于控制命令时钟配置来调整第一频率比例，而数据时钟控制器142用于控制数据时钟配置来调整第二频率比例。
在一个例子中，当比例控制器130(或其他电路组件，例如CPU)确定降低命令信号与数据信号之间的传输速率的比例(例如从1:2到1:4)，以回应于数据带宽的翻倍(不需要改变系统时钟)，数据时钟控制器142用于控制数据时钟配置来降低第二频率比例(例如从1:1到1:2)，且命令时钟控制器141用于不改变命令时钟配置。
在另一个例子中，当比例控制器130(或其他电路组件，例如CPU)确定增加命令信号与数据信号之间的传输速率的比例(例如从1:2到1:1)，以回应进入省电模式(例如系统时钟的频率降低一半)，命令时钟控制器141用于改变命令时钟配置来在降低的系统时钟下维持命令时钟的频率，且数据时钟控制器142用于增加第二频率比例(例如从1:1到)。
根据本申请的一个方面，时序控制器140也包含一个计时电路(timer circuit，图未显示)，用于设置一个时间来基于新的比例启动传输。
根据本申请的一个方面，第二集成电路芯片160用于和存储控制器120一起操作。在一个实施例中，第二集成电路芯片160包含比例控制器170。举例来说，比例控制器170包含命令解码器180，用于解码由命令编码器150编码的比例变化信息。在一个例子中，第二集成电路芯片160还包含接口电路165与存储电路161。其中接口电路165与第一集成电路芯片110内的接口电路125互相通信，传输数据信号或命令信号；存储电路161可以是一个任何适合的存储器，其可包含各种类型的存储媒介，用来存储任何类型的数据，其可包含多个存储阵列或矩阵。
而且，在图1的例子中，比例控制器170包含DQS产生电路191，用于基于具有一个可调比例的时钟信号CLK产生读取操作的数据选通信号DQS。而且，比例控制器170包含数据时钟控制器192，用于基于比例变化信息来调整可调比例。在一个例子中，DQS产生电路191与数据时钟控制器192也可以实施于一个时序控制器190中。
在一个例子中，当命令解码器180解码比例变化信息，数据时钟控制器192能控制DQS产生电路191的配置来据此产生读取操作的数据选通信号DQS。
在一个例子中，当比例变化信息指示命令信号与数据信号之间的传输速率的比例的降低时(例如从1:2到1:4)，数据时钟控制器192用于控制DQS产生电路191的配置来降低频率比例(例如从1:1到1:2)。
在另一个例子中，当比例变化信息指示命令信号与数据信号之间的传输速率的比例增加时(例如从1:2到1:1)，数据时钟控制器192用于控制DQS产生电路191的配置来增加第二频率比例(从1:1到)。
图2显示本申请一个实施例的流程200的流程图。在该例子中，流程200由图1例子中的存储控制器120执行。流程200开始于步骤S201且进行到步骤S210。
在步骤S210，确定或接收命令信号与数据信号之间的传输速率的比例变化。在一个例子中，比例控制器130确定比例变化，以回应于一个改变数据带宽的指令(例如带宽加倍，带宽减半…)。在另一个例子中，比例控制器130确定比例变化，以回应一个改变电力模式的指令。在另一个例子中，一个适合的电路组件(例如CPU)确定比例变化，以回应改变数据带宽或改变电力模式的指令，并提供指示比例变化的信息给比例控制器130。比例控制器130接收指示该比例变化的信息。
在步骤S220，通知存储芯片该比例变化。在一个例子中，命令编码器150用于编码比例变化进一个要被传输给存储芯片的m比特命令内。在另一个例子中，命令编码器150用于停止时钟信号CLK来指示比例变化。在另一个例子中，命令编码器150用于使时钟信号CLK的频率变化。
在步骤S230，接口电路用来根据比例变化配置。在一个例子中，接口电路125中的数据时钟产生电路的数据时钟配置根据比例变化而改变。在另一个例子中，接口电路125内的命令时钟产生电路的命令时钟配置根据比例变化而改变。
在步骤S240，安排一个时间根据新的比例来启动通信。在一个例子中，启动一个具有预设值的计时器。预设值是预先确定让第一集成电路芯片110与第二集成电路芯片160有足够时间在新的配置下稳定下来。当计时器到期了，存储控制器120发送一个新的命令来根据新的比例启动通信。在一个例子中，根据新的比例启动通信的时间由存储控制器120安排。在另一个例子中，根据新的比例启动通信的时间由其他适合电路组件安排，例如CPU。然后流程200进行到步骤S299并结束。
图3显示根据本申请的一个实施例的流程300的流程图。在这个例子中，流程300由图1例子中的存储控制器120执行。流程300从步骤S301开始并进行到步骤S310。
在步骤S310，一个指示比例变化的命令发送给存储芯片。在一个例子中，命令编码器150用于编码该比例变化进一个m比特命令中。接着，m-比特命令发送到总线102上给存储芯片。在一个例子中，可跳过步骤S310。
在步骤S320，控制停止时钟信号CLK。在一个例子中，命令编码器150用于使时钟信号CLK停止。在一个例子中，时钟信号CLK中的停止指示比例变化。举例来说，在两个比例的场景中，时钟信号CLK的停止指示从当前比例到一个不同比例的变化。
在步骤S330，一个计数器启动来协助，例如系统100来等待一个时间。在一个例子中，启动具有预设值的计数器。预设值被预定来让第一集成电路芯片110与第二集成电路芯片160有足够时间在新的配置下稳定下来。当计数器到期了，流程进行到步骤S340。
在步骤S340，重启时钟信号CLK。在一个实施例中，命令编码器150用于使时钟信号CLK重启。
在步骤S350，用新的比例存取存储芯片。在一个例子中，存储控制器120发送命令给第二集成电路芯片160来用新的比例开始存储存取。然后流程进行到步骤S399并结束。
图4显示根据流程300的总线101-104上的信号的波形图400。波形图400包含在波形101上的时钟信号CLK的第一波形410，在总线102上的命令信号CMD的第二波形420，在总线104上的数据选通信号DQS的第三波形430，以及在总线103上的数据信号DAT的第四波形440。
在图4的例子中，开始，命令信号CMD与数据信号DAT之间的传输比例是1:2。举例来说，时钟信号CLK的频率与数据时钟的频率(例如数据选通信号DQS是数据时钟的一个相移版本)是同样的。对于命令信号CMD，接口电路125中的驱动电路用于把命令信号CMD驱动到总线102上，以回应时钟信号CLK的上升沿，并把命令信号保持时钟信号CLK的一个时钟周期，如411与421所示。因此，命令传输速率与时钟信号CLK的频率是一样的。
需要注意的是，在一个例子中，在第二集成电路芯片160，时钟信号CLK用来在例如时钟信号CLK的下降沿采样命令信号CMD。
对于写入操作，接口电路125内的驱动电路用于驱动数据信号DAT到总线103上，以回应数据时钟的上升沿与下降沿，且将数据信号DAT保持数据时钟的半个时钟周期，如441所示。因此，数据传输速率是数据时钟频率的翻倍。因此，命令信号CMD与数据信号DAT之间的传输比例是1:2。
对于写入操作，第一集成电路芯片110产生DQS信号并驱动DQS信号到总线104。在第二集成电路芯片160，数据选通信号DQS用来在数据选通信号DQS的上升沿与下降沿对总线103上的数据信号DAT采样。
对于读取操作，在一个例子中，第二集成电路芯片160接收时钟信号CLK，且第二集成电路芯片160用于基于时钟信号CLK产生数据时钟，且产生数据选通信号DQS，其为数据时钟的相移版本。开始，数据时钟与时钟信号CLK一样，第二集成电路芯片160接着驱动数据信号DAT到总线103，以回应于数据时钟的上升沿与下降沿，并将数据信号DAT保持数据时钟的半个时钟周期，如441所示。因此，数据传输速率是时钟信号CLK的频率的翻倍。对于读取操作，第二集成电路芯片160驱动数据选通信号DQS到总线104上。在第一集成电路芯片110，数据选通信号DQS用来在数据选通信号DQS的上升沿与下降沿对总线103上的数据信号DAT采样。
在一个实施例中，命令422由第一集成电路芯片110发送给第二集成电路芯片160来指示比例变化为1:4。
在另一个实施例中，时钟信号CLK停止，如414所示来指示比例变化为例如1:4。
在图4的例子中，存储控制器120等待时间T。在一个例子中，启动具有预设值的计数器。预设值是根据时间T来预定的，以让第一集成电路芯片110与第二集成电路芯片160有足够时间在新的配置下稳定下来。
举例来说，在第一集成电路芯片110，数据时钟控制器142控制数据时钟配置来降低第二频率比例(例如从1:1到1:2)，因此数据时钟与DQS信号的频率翻倍。在第二集成电路芯片120，数据时钟控制器控制DQS产生电路191的配置来降低频率比例(例如从1:1到1:2)，因此，数据时钟与DQS信号的频率翻倍。
在一个例子中，当计时器到期，命令编码器150用于让时钟信号CLK重启，如415所示，来根据新的比例1:4开始通信。
举例来说，时钟信号CLK的频率的频率保持与开始情形一样。因此，命令传输速率与开始情形一样。
而且，数据时钟与数据选通信号DQS已经频率翻倍，因此数据传输速率翻倍。然后，命令信号与数据信号之间的传输速率比例是1:4。
图5显示根据本申请的实施例的流程例子的流程图。在一个例子中，流程500由图1例子中的存储控制器120执行。流程500从步骤S501开始并进行到步骤S510。
在步骤S510，发送一个指示比例变化的命令给存储芯片。在一个例子中，命令编码器150用于编码比例变化进一个m比特命令中。接着，m比特命令发送到总线102上给存储芯片。在一个例子中，可跳过步骤S510。
在步骤S520，控制时钟信号CLK具有一个频率变化。在一个例子中，命令编码器150用于改变接口电路125内的命令时钟产生电路的配置，以让时钟信号CLK的频率变化。在一个例子中，时钟信号CLK内的频率变化指示比例变化。举例来说，在两个比例的场景下，时钟信号CLK的频率变化指示从当前比例到一个不同比例的变化。
在步骤S530，计时器启动来等待一个时间。在一个例子中，启动一个具有预设值的计时器。预设值是预定的，以让第一集成电路芯片110与第二集成电路芯片160有足够时间在新的配置下稳定下来。当计时器到期，流程进行到步骤S540。
在步骤S540，用命令信号与数据信号之间的传输速率的新的比例存取存储芯片。在一个例子中，存储控制器120发送命令给第二集成电路芯片160来用新的比例开始存储存取。接着流程进行到步骤S599并结束。
图6显示根据流程500的总线101-104上的信号的波形图600。波形图600包含总线101上的时钟信号CLK的第一波形610，总线102上的命令信号CMD的第二波形620，总线104上的数据选通信号DQS的第三波形630，以及总线103上的数据信号DAT的第四波形640。
在图6的例子中，一开始，命令信号CMD与数据信号DAT的传输比例是1:2。举例来说，时钟信号CLK的频率与数据时钟的频率(例如数据选通信号DQS是数据时钟的相移版本)是一样的。对于命令信号CMD，接口电路125内的驱动电路用来驱动命令信号CMD到总线102上，以回应于时钟信号CLK的上升沿，并将命令信号保持时钟信号CLK的一个时钟周期，如611与621所示。因此，命令传输速率与时钟信号CLK的频率一样。
对于写入操作，接口电路125内的驱动电路用于驱动数据信号DAT到总线103，以回应于数据时钟的上升沿与下降沿，并将数据信号DAT保持数据时钟的半个时钟周期，如641所示。因此，数据传输速率是数据时钟的翻倍。因此，命令信号CMD与数据信号DAT之间的传输比例是1:2。
对于写入操作，第一集成电路芯片110产生DQS信号并驱动DQS信号到总线104。在第二集成电路芯片160，数据选通信号DQS用于在数据选通信号DQS的上升沿与下降沿采样总线103上的数据信号DAT。
对于读取操作，第二集成电路芯片160接收时钟信号CLK，且第二集成电路芯片160用于基于时钟信号CLK产生数据时钟，并产生数据选通信号DQS，其是数据时钟的相移版本。一开始，数据时钟与时钟信号CLK一样，第二集成电路芯片160然后驱动数据信号DAT到总线103，以回应于数据时钟的上升沿与下降沿，并将数据信号DAT保持数据时钟的半个时钟周期，如641所示。因此，数据传输速率是时钟信号CLK的频率的翻倍。对于读取操作，第二集成电路芯片160驱动数据选通信号DQS到总线104。在第一集成电路芯片110，数据选通信号DQS用于在数据选通信号DQS的上升沿与下降沿采样总线103上的数据信号DAT。
在一个实施例中，命令622从第一集成电路芯片110发送到第二集成电路芯片160来指示比例变化到1:4。
在另一个实施例中，使时钟信号CLK具有频率变化(例如频率减半)，如614所示，来指示比例变化例如到1:4。
在图6的例子中，存储控制器120等待时间T。在一个例子中，启动具有预设值的计时器。预设值是根据时间T预定的，使得第一集成电路芯片110与第二集成电路芯片160有足够时间在新的配置下稳定下来。
举例来说，在第一集成电路芯片110，数据时钟控制器142控制数据时钟配置来降低(例如从1:1到1:2)第二频率比例，其是命令时钟与数据时钟(或数据选通信号DQS)之间的频率比例，因此数据时钟的频率是命令时钟(例如时钟信号CLK)的频率的两倍。因为时钟信号CLK的频率减半，因此数据时钟与DQS信号的频率保持与一开始一样。
在第二集成电路芯片120，数据时钟控制器192控制DQS产生电路191的配置来降低(例如从1:1到1:2)频率比例，这个频率比例是时钟信号CLK与数据时钟(或数据选通时钟DQS)之间的频率比例，因此数据时钟的频率是命令时钟(例如时钟信号CLK)的频率的两倍。因为时钟信号CLK的频率减半，数据时钟的频率与数据选通信号DQS的频率保持与一开始一样。
在一个例子中，当计时器到期，存储控制器120用于发送命令，如626所示，来根据新的比例1:4开始通信。
举例来说，时钟信号CLK的频率相较于一开始减半。因此，命令传输速率在一开始的命令传输速率的一半。
因为数据时钟与数据选通信号DQS的频率从一开始就没有变化，数据传输速率与一开始一样。因此，命令信号与数据信号之间的传输速率比例是1:4。
图7显示根据本申请的流程700的流程图。在一个例子中，流程700由图1例子中的存储控制器120执行。流程700从步骤S701开始进行到步骤S710。
在步骤S710，发送一个指示比例变化的命令给存储芯片。在一个例子中，命令编码器150用于将比例变化编码进一个m比特命令中。接着，m比特命令传输到总线102上给存储芯片。
在步骤S720，启动计时器来等待一个时间。在一个例子中，启动具有预设值的计时器。预设值预定来让第一集成电路芯片110与第二集成电路芯片160有足够时间在新的配置下稳定下来。当计时器到期，流程进行到步骤S730。
在步骤S730，用新的比例来存取存储芯片。在一个例子中，存储控制器120发送命令给第二集成电路芯片160来用新的比例启动存储存取。接着，流程进行到步骤S799并结束。
图8显示流程700的总线101-104上的信号的波形图800。波形图800包含总线101上的时钟信号CLK的第一波形810，总线102上的命令信号CMD的第二波形820，总线104上的数据选通信号DQS的第三波形830，以及总线103上的数据信号DAT的第四波形840。
在图8的例子中，一开始，命令信号CMD与数据信号DAT之间的传输比例是1:2。举例来说，时钟信号CLK的频率与数据时钟的频率(例如数据选通信号DQS是数据时钟的一个相移版本)是一样的。对于命令信号CMD，接口电路125内的驱动电路用于驱动命令信号CMD到总线102上，以回应于时钟信号CLK的上升沿，并将命令信号保持时钟信号CLK的一个时钟周期，如811与821所示。因此，命令传输速率与时钟信号CLK的频率相同。
对于写入操作，接口电路125内的驱动电路用于驱动数据信号DAT到总线103上，以回应于数据时钟的上升沿与下降沿，并将数据信号DAT保持数据时钟的半个时钟周期，如841所示。因此，数据传输速率是数据时钟的翻倍。所以，命令信号CMD与数据信号DAT之间的传输比例是1:2。
对于写入操作，第一集成电路芯片110产生DQS信号并驱动DQS信号到总线104。在第二集成电路芯片160，数据选通信号DQS用于在数据选通信号DQS的上升沿与下降沿采样总线103上的数据信号DAT。
对于写入操作，在一个例子中，第二集成电路芯片160接收时钟信号CLK，且第二集成电路芯片160用于基于时钟信号CLK产生数据时钟，并产生数据选通信号DQS，其是数据时钟的一个相移版本。一开始，数据时钟与时钟信号CLK一样，第二集成电路芯片160然后驱动数据信号DAT到总线103，以回应数据时钟的上升沿与下降沿，并将数据信号DAT保持数据时钟的半个时钟周期，如841所示。因此，数据传输速率是时钟信号CLK频率的两倍。对于读取操作，第二集成电路芯片160驱动数据选通信号DQS到总线104。在第一集成电路芯片110，数据选通信号DQS用于在数据选通信号DQS的上升沿与下降沿采样总线103上的数据信号DAT。
在一个实施例中，命令823从第一集成电路芯片110发送给第二集成电路芯片160来指示比例变化到1:4。
在图8的例子中，存储控制器120等待一个时间T。在一个例子中，启动具有预设值的计时器。预设值根据时间T预定来让第一集成电路芯片110与第二集成电路芯片160有足够时间在新的配置下稳定下来。
举例来说，在第一集成电路芯片110，数据时钟控制器142控制数据时钟配置来降低第二频率比例(例如从1:1到1:2)，因此数据时钟与DQS信号翻倍。在第二集成电路芯片120，数据时钟控制器控制DQS产生电路191的配置来降低频率比例(例如从1:1到1:2)，因此数据时钟与DQS信号的频率翻倍。
在一个例子中，当计时器到期，存储控制器120发送一个命令，如824所示，来根据新的比例1:4开始通信。
举例来说，时钟信号CLK的频率与一开始保持一样。因此，命令传输速率与一开始一样。
而且，数据时钟与数据选通信号DQS具有翻倍的频率，所以数据传输速率翻倍。接着，命令信号与数据信号之间的传输速率比例是1:4。
当实施于硬件中时，硬件可包含一个或多个分离元件、集成电路、专用集成电路(ASIC)等等。
本领域的技术人员将注意到，在获得本发明的指导之后，可对所述装置和方法进行大量的修改和变换。相应地，上述公开内容应该理解为，仅通过所附加的权利要求的界限来限定。

Claims (18)

1.一种集成电路芯片，包含：
接口电路，用于将该集成电路芯片连接到多个总线，该多个总线耦接该集成电路芯片与存储芯片，以驱动传输到该存储芯片的信号到该多个总线，且接收从该存储芯片传输到该多个总线上的信号；以及
控制电路，用于控制该接口电路，以传输信息信号给该存储芯片来告知命令信号与数据信号的传输速率的比例变化，该比例变化是该命令信号的更新的传输速率与该数据信号的更新的传输速率之间的更新的比例，根据该比例变化配置该接口电路，并让该接口电路在一个时间根据该比例变化开始传输/接收信号。
2.如权利要求1所述的集成电路芯片，其特征在于，该控制电路用于控制该接口电路以传输该命令信号给该存储芯片来告知该比例变化。
3.如权利要求1所述的集成电路芯片，其特征在于，该控制电路用于控制该接口电路以改变给该存储芯片的时钟信号的属性来告知该比例变化。
4.如权利要求3所述的集成电路芯片，其特征在于，该控制电路用于使该时钟信号停止来指示该比例变化。
5.如权利要求4所述的集成电路芯片，其特征在于，该控制电路用于让该时钟信号在该时间后重启以让该接口电路根据该比例变化传输/接收信号。
6.如权利要求3所述的集成电路芯片，其特征在于，该控制电路用于控制该接口电路以使该时钟信号发生频率变化来指示该比例变化。
7.如权利要求6所述的集成电路芯片，其特征在于，该控制电路用于控制该接口电路以在该频率变化之后的该时间传输该命令信号来让该接口电路根据该比例变化开始传输/接收信号。
8.如权利要求1所述的集成电路芯片，其特征在于，该控制电路用于接收至少一个下列两者之间的该比例变化：
传输该命令信号的命令速率与传输该数据信号的数据速率；
该命令速率与数据时钟，该数据时钟用于协助驱动该数据信号或从该多个总线接收该数据信号；
命令时钟，用于协助驱动该命令信号或从该多个总线接收该命令信号，与该数据速率；以及
该命令时钟与该数据时钟。
9.如权利要求1所述的集成电路芯片，其特征在于，更包含：
数据选通产生电路，用于基于具有可调比例的时钟信号产生数据选通信号；
其中该控制电路用于根据该比例变化改变该可调比例。
10.如权利要求1所述的集成电路芯片，其特征在于，该比例变化的方向是要让该命令信号的传输速率变化比该数据信号的传输速率的变化小。
11.如权利要求1所述的集成电路芯片，其特征在于，该比例变化的方向是要降低该命令信号的传输速率并保持该数据信号的传输速率。
12.一种电子装置，包含：
第一集成电路芯片；
互连组件，用于形成多个总线来互连该第一集成电路芯片与第二集成电路芯片；以及
该第二集成电路芯片是存储集成电路芯片，
其中该第一集成电路芯片包含：
第一接口电路，用于将该第一集成电路芯片连接到该多个总线，该多个总线耦接该第一集成电路芯片与该第二集成电路芯片，以驱动传输到该第二集成电路芯片的信号到该多个总线上，并接收从该第二集成电路芯片传输到该多个总线上的信号；以及
第一控制电路，用于控制该第一接口电路以传输信息信号给该第二集成电路芯片来告知命令信号与数据信号的传输速率的比例变化，该比例变化是该命令信号的更新的传输速率与该数据信号的更新的传输速率之间的更新的比例，根据该比例变化配置该第一接口电路，并让该第一接口电路在一个时间根据该比例变化开始传输/接收信号。
13.如权利要求12所述的电子装置，其特征在于，该第二集成电路芯片包含：
存储阵列，用于数据存储；
第二接口电路，用于将该存储阵列连接到该多个总线；以及
第二控制电路，用于探测由该信息信号指示的该比例变化，
根据该比例变化配置该第二接口电路，并监视该第二接口电路来根据该比例变化传输/接收信号。
14.如权利要求13所述的电子装置，其特征在于，该第二集成电路芯片包含：
第二数据选通产生电路，用于基于接收的具有可调比例的时钟信号产生数据选通信号；
该第二控制点路用于根据该比例变化改变该可调比例。
15.如权利要求12所述的电子装置，其特征在于，该第一控制电路用于控制第一接口电路以传输该命令信号给该第二集成电路芯片来告知该比例变化。
16.如权利要求12所述的电子装置，其特征在于，该第一控制电路用于控制该第一接口电路，以改变到该第二集成电路芯片的时钟信号的属性来告知该比例变化。
17.一种存储器存取方法，包含：
由集成电路芯片内的控制电路，接收在耦接该集成电路芯片与存储芯片的多个总线上的命令信号与数据信号的传输速率的比例变化，该比例变化是该命令信号的更新的传输速率与该数据信号的更新的传输速率之间的更新的比例；
控制该集成电路芯片的接口电路以传输信息信号给该存储芯片来告知该比例变化；
根据该比例变化配置该接口电路；以及
在一个时间让该接口电路根据该比例变化开始传输/接收信号。
18.如权利要求17所述的存储器存取方法，其特征在于，更包含：
根据该比例变化，调整数据选通产生电路的可调比例，该数据选通产生电路基于具有该可调比例的时钟信号产生数据选通信号。
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