CN101482909B - 加密算法模块加速器及其数据高速加解密方法 - Google Patents

加密算法模块加速器及其数据高速加解密方法 Download PDF

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Abstract

本发明公开了一种加密算法模块加速器及其数据高速加解密方法。该加密算法模块加速器包括加密算法模块控制器(101)、RAM(102)、加密算法模块组(103)以及控制/状态寄存器组(104)。加密算法模块控制器(101)分别与加密算法模块组(103)、RAM(102)和控制/状态寄存器组(104)双向连接，RAM(102)与系统总线或外围总线(13)双向连接；控制/状态寄存器组(104)与系统总线或外围总线(13)双向连接，信号在两个方向流动。所述加密算法模块加速器的工作可灵活配置多种加密算法模块，在加解密过程中不需CPU(12)的参与，也不会占用系统总线或外围总线(13)，同时充分利用加密算法模块的数据流加解密速度，进而提高了系统的加解密数据速度。

Description

加密算法模块加速器及其数据高速加解密方法
技术领域
本发明涉及嵌入式芯片技术，尤其涉及嵌入式加密芯片的设计以及提高加密芯片数据加密速度的方法。
背景技术
加密芯片中多会采用多种加密算法模块来对数据进行加密，对于少量数据的加密可以通过CPU的参与来调用相应加密算法模块，产生所需加密数据。如果需要加密的数据量很大，仍然采用CPU参与的方式来加密数据就会占用系统的大量时间和资源，比如，由CPU来参与加解密过程，其读写命令必然要占用几个时钟周期的时间，而且在连续加解密过程中，CPU和总线的资源也会被全部占用。如何提高数据流的处理速度来达到实际使用时对数据流加解密的要求，这一问题是本发明研究的课题。
发明内容
本发明提供一种加密算法模块加速器及其数据高速加解密方法，其目的是要通过设计加密算法模块加速器的方案来提高系统的数据加密速度，尽量少的占用系统CPU和总线资源，以克服现有技术的不足。
为达到上述目的，本发明加速器采用的技术方案是：一种加密算法模块加速器，包括：
RAM，用于存储原文数据以及经过加密运算的加密数据；
加密算法模块组，由至少一种加密算法模块组成，各加密算法模块用于对原文数据进行不同算法的加解密运算；
控制/状态寄存器组，由控制寄存器和状态寄存器组成，状态寄存器用于反映加密算法模块加速器的状态信息；控制寄存器用于定义以下内容：
1)定义选择何种加密算法模块来进行加解密运算；
2)定义加解密数据量；
3)设置中断配置；
4)定义启动加密算法模块进行加解密运算的使能；
加密算法模块控制器，用于控制被选择加密算法模块的加解密过程以及控制RAM的地址和数据读写操作，在完成数据加解密之后，将中断信号传送给中断控制器；
所述加密算法模块控制器分别与加密算法模块组、RAM和控制/状态寄存器组双向连接；RAM与系统总线或外围总线双向连接；控制/状态寄存器组与系统总线或外围总线双向连接。
上述技术方案中的有关内容解释如下：
1、上述方案中，所述“双向连接”是指电信号可以在两个方向流动的电连接关系。RAM可以依据用户实际使用定义其空间。
2、上述方案中，加密算法模块组可以选用多种加密算法模块，对于不同原文，通过对控制/状态寄存器组的配置，选择加密算法模块组中相应的加密算法模块进行数据的加解密。
3、上述方案中，为了控制加解密的运算次数，所述加密算法模块控制器包含一个计数器，在对批量数据进行加解密运算时，通过判断控制寄存器中定义的加解密数据量来控制加解密的运算次数。
4、上述方案中，所述加密算法模块控制器包含数据缓存器，在对数据进行加解密运算时，使用数据缓存器来预读RAM中的数据以及存储加密模块运算后的结果。
为达到上述目的，本发明方法采用的技术方案是：一种加密算法模块加速器的数据高速加解密方法，在上述加密算法模块加速器基础上，该方法包括如下步骤：
第一步，配置控制/状态寄存器组中的控制寄存器，其中包括定义选择何种加密算法模块来进行加解密运算、定义加解密数据量以及设置中断配置；
第二步，将数据写入RAM，写入RAM的数据量是加密算法模块组中被选定加密算法模块的一次加解密数据量的整数倍；
第三步，根据控制寄存器中的使能位信息，通过加密算法模块控制器启动被选择的加密算法模块，对存储在RAM中的数据进行加密或解密运算，在数据进行加密或解密的同时，从加密算法模块组中返回的运算结果将会回写到RAM中；
第四步，当所有存储在RAM中的数据加密或解密完成后，如果控制寄存器中配置有中断使能位，加密算法模块控制器将产生中断信号并传送给中断控制器；如果控制寄存器中没有配置中断使能位，系统将查询状态寄存器的运算完成位，判断加密或解密过程是否结束；
第五步，当系统判断加密算法模块加速器完成一次加密或解密过程，将加密或解密后的数据从RAM中读出。
上述技术方案中的有关内容解释如下：
1、上述方案中，所述“第二步，将数据写入RAM”其中“数据”如果为原文数据，则通过加密获得密文数据；如果为密文数据则通过解密获得原文数据。
2、上述方案中，在第三步中，当数据加密或解密运算完成后，加密或解密后的数据将会覆盖存储在RAM中原来对应的数据。
3、上述方案中，在第三步中，利用加密算法模块组中的加密算法模块加密或解密一组数据所用的时钟周期总是大于加密算法模块控制器从RAM预读数据与向RAM回写数据的周期之和，当加密算法模块完成一组数据的加密或解密之后，加密算法模块控制器将加密算法模块的运算结果及时回写到RAM中，同时将RAM中需要加密或解密的下一组数据及时输入到加密算法模块中，并再次启动加密算法模块组进行下一组数据的加密或解密运算，以此循环往复来保证加密算法模块全速运算。
总之，本发明提供了一种简而易行的加密算法模块加速器及其数据高速加解密方法。所述加密算法模块加速器的工作可灵活配置多种加密算法模块，在加解密过程中由加密算法模块控制器自动控制数据的交换，不需CPU的参与，也不会占用系统总线或外围总线资源，同时充分利用加密算法模块的数据流加解密速度，进而提高了系统的加解密数据速度。
附图说明
附图1为本发明加密算法模块加速器的系统原理框图；
附图2为本发明控制/状态寄存器组中的控制寄存器示意图；
附图3为本发明控制/状态寄存器组中的状态寄存器示意图；
附图4为本发明加密算法模块加速器的系统操作时序图。
以上附图中：10、加密算法模块加速器；11、中断控制器；12、CPU；13、系统总线；101、加密算法模块控制器；102、RAM；103、加密算法模块组；104、控制/状态寄存器组；201、定义加解密数据量字段；202、定义选择何种加密算法模块字段；203、定义启动加密算法模块使能字段；204、中断配置字段；301、工作状态字段；302、完成一次加解密流程字段。
具体实施方式
下面结合附图及实施例对本发明作进一步描述：
实施例：一种加密算法模块加速器及其数据高速加解密方法
如图1所示，本发明加密算法模块加速器10主要由RAM 102、加密算法模块组103、控制/状态寄存器组104和加密算法模块控制器101组成。其中：
RAM 102用于存储原文数据以及经过加密运算的加密数据，其空间大小可以依据用户实际使用需要来定义。
加密算法模块组103由加密算法模块1、加密算法模块2、......、加密算法模块n组成，其中，至少有一种加密算法模块。各加密算法模块用于对原文数据进行不同算法的加解密运算。
控制/状态寄存器组104由控制寄存器和状态寄存器组成。控制寄存器如图2所示，由定义选择何种加密算法模块字段202、定义加解密数据量字段201、定义启动加密算法模块使能字段203和中断配置字段204组成。其中，字段202用于定义选择何种加密算法模块来进行加解密运算，加密算法模块组103根据字段202来选择相应的加密算法模块。字段201用于定义加解密数据量，假定被选中加密算法模块一次加密的数据量为N-Byte，那么写入RAM的原文数据量需是N-Byte的整数倍，这样可以通过控制加解密的次数来控制加解密数据量。字段203用于定义启动加密算法模块进行加解密运算的使能。加密算法模块控制器101根据使能位启动相应加密算法模块进行加解密运算。字段204设置中断配置，加密算法模块控制器101根据字段204发出中断信号。状态寄存器如图3所示，由工作状态字段301和完成一次加解密流程字段302组成。状态寄存器用于反映加密算法模块加速器10的状态信息，其中，字段301反映加密算法模块加速器10是否处于工作状态，字段302反映加密算法模块加速器10是否完成一次加解密流程。
加密算法模块控制器101根据控制/状态寄存器组104的配置信息控制加密算法模块组103加解密过程以及控制RAM102的地址和数据读写操作，在完成数据加解密之后，将中断信号传送给中断控制器11。具体可以结合图2来说明，比如，加密算法模块控制器101根据控制寄存器字段202的定义来选择加密算法模块组103中相应的加密算法模块；根据控制寄存器字段201的定义来控制加解密的运算次数；根据控制寄存器字段203的定义来启动加密算法模块进行加解密运算；根据控制寄存器字段204的定义来使能加密算法模块加速器的中断。为了控制加解密的运算次数，加密算法模块控制器101包含一个计数器，在对批量数据进行加解密运算时，计数器通过判断控制寄存器中定义的加解密数据量来控制加解密的运算次数。所述加密算法模块控制器101还包含数据缓存器，在对数据进行加解密运算时，使用数据缓存器来预读RAM(102)中的数据以及存储加密模块运算后的结果。
如图1所示，本发明加密算法模块加速器10各组成部分之间的连接关系统以及内部与系统的连接关系是：加密算法模块控制器101分别与加密算法模块组103、RAM 102和控制/状态寄存器组104双向连接，信号在两个方向流动。RAM 102与系统总线或外围总线13双向连接，信号在两个方向流动。控制/状态寄存器组104与系统总线或外围总线13双向连接，信号在两个方向流动。加密算法模块控制器101送出的中断信号与中断控制器11连接。
本发明加密算法模块加速器的数据高速加密方法包括如下步骤：
假设原文数据量为512Byte，使用某固定KEY的DES3加密算法，同时以中断方式通知系统。
第一步，配置控制/状态寄存器组104中的控制寄存器，其中包括定义选择何种加密算法模块来进行加密运算、定义加密数据量以及设置中断配置。比如根据假设，控制/状态寄存器组104中，字段201定义为sum[15:0]＝0000，0010，0000，0000；假设在加密算法模块组103中有3种加密算法模块，字段202以00用来选择DES3加密算法模块，则字段202定义为cryp[1:0]＝00；字段204定义为1以设置加密算法模块加速器10以中断方式通知系统一次加密流程完成。
第二步，在完成对控制寄存器的配置后，按需要对加密算法模块组103中DES3加密算法模块进行基本信息的配置，同时将原文数据写入RAM 102，写入RAM 102的原文数据量是加密算法模块组103中被选定加密算法模块的一次加密数据量的整数倍。
第三步，根据控制寄存器中的使能位信息，通过加密算法模块控制器101启动被选择的DES3加密算法模块，对存储在RAM 102中的原文数据进行加密运算，在原文数据进行加密的同时，从加密算法模块组103中返回的运算结果将会回写到RAM 102中。在该步中，本发明利用加密算法模块组103中的加密算法模块加密一组数据所用的时钟周期总是大于加密算法模块控制器10从RAM 102预读原文数据与向RAM 102回写密文数据的周期之和，当加密算法模块完成一组数据的加密之后，加密算法模块控制器101将加密算法模块的运算结果及时回写到RAM 102中，同时将RAM 102中需要加密的下一组原文数据及时输入到加密算法模块中，并再次启动加密算法模块组103进行下一组原文数据的加密运算，以此循环往复来保证加密算法模块全速运算。当原文数据加密运算完成后，密文数据将会覆盖存储在RAM 102中的对应原文数据。具体说明如下：
控制寄存器字段203定义为1以启动加密算法模块加速器10。在加密算法模块加速器10运行时，加密算法控制器101根据控制寄存器的字段201来配置其内部计数器，该计数器一方面计算DES3加密算法模块运行的次数，另一方面将产生RAM 102地址线上的地址，以及RAM 102读写等控制信号。图4给出了加密算法模块加速器10的系统操作时序图。由图4可以看出，在最初加密算法模块加速器10启动时，在系统时钟的时刻1至时刻4，从单口RAM 102预读了4组数据D1，D2，D3，D4，其中D1，D2在读出的同时在DES3加密算法模块进行输入，而D3和D4数据是在加密算法模块进行运算时预读的。当DES3加密算法模块完成对D1，D2的加密运算后，加密算法模块控制器101于系统时钟的时刻k和k+1从DES3加密算法模块读出加密结果DO1和DO2，在加密结果输出的同时，DO1和DO2被写入单口RAM 102。在系统时钟的时刻k+2和k+3，DES3加密算法模块输入预读数据D3，D4，同时单口RAM 102预读数据D5和D6。上述数据读取、加密和存储过程持续往复，直到原文数据加密结束。
第四步，当所有存储在RAM 102中的原文数据加密完成后，如果控制寄存器的字段204配置有中断使能位，加密算法模块控制器101将产生中断信号并传送给中断控制器11。如果控制寄存器的字段204没有配置中断使能位，系统将查询状态寄存器的运算完成位，判断加密过程是否结束。
第五步，当系统判断加密算法模块加速器完成一次加密过程，将加密后的数据从RAM 102中读出。
同理，本发明加密算法模块加速器的数据高速解密方法，与上述加密方法基本相同，区别在于：第二步中，写入RAM 102的数据是密文数据而不是原文数据，而最后解密得到的结果是原文数据而不是密文数据。
上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。

Claims (6)

1.一种加密算法模块加速器，其特征在于包括：
RAM(102)，用于存储原文数据以及经过加密运算的加密数据；
加密算法模块组(103)，由至少一种加密算法模块组成，各加密算法模块用于对原文数据进行不同算法的加解密运算；
控制/状态寄存器组(104)，由控制寄存器和状态寄存器组成，状态寄存器用于反映加密算法模块加速器的状态信息；控制寄存器用于定义以下内容：
1)定义选择何种加密算法模块来进行加解密运算；
2)定义加解密数据量；
3)设置中断配置；
4)定义启动加密算法模块进行加解密运算的使能；
加密算法模块控制器(101)，用于控制被选择加密算法模块的加解密过程以及控制RAM(102)的地址和数据读写操作，在完成数据加解密之后，将中断信号传送给中断控制器(11)；
所述加密算法模块控制器(101)分别与加密算法模块组(103)、RAM(102)和控制/状态寄存器组(104)双向连接；RAM(102)与系统总线或外围总线(13)双向连接；控制/状态寄存器组(104)与系统总线或外围总线(13)双向连接。
2.根据权利要求1所述的加密算法模块加速器，其特征在于：所述加密算法模块控制器(101)包含一个计数器，在对批量数据进行加解密运算时，通过判断控制寄存器中定义的加解密数据量来控制加解密的运算次数。
3.根据权利要求1所述的加密算法模块加速器，其特征在于：所述加密算法模块控制器(101)包含数据缓存器，在对数据进行加解密运算时，使用数据缓存器来预读RAM(102)中的数据以及存储加密模块运算后的结果。
4.一种利用权利要求1所述加密算法模块加速器的数据高速加解密方法，其特征在于该方法包括如下步骤：
第一步，配置控制/状态寄存器组(104)中的控制寄存器，其中包括定义选择何种加密算法模块来进行加解密运算、定义加解密数据量以及设置中断配置；
第二步，将数据写入RAM(102)，写入RAM(102)的数据量是加密算法模块组(103)中被选定加密算法模块的一次加解密数据量的整数倍；
第三步，根据控制寄存器中的使能位信息，通过加密算法模块控制器(101)启动被选择的加密算法模块，对存储在RAM(102)中的数据进行加密或解密运算，在数据进行加密或解密的同时，从加密算法模块组(103)中返回的运算结果将会回写到RAM(102)中；
第四步，当所有存储在RAM(102)中的数据加密或解密完成后，如果控制寄存器中配置有中断使能位，加密算法模块控制器(101)将产生中断信号并传送给中断控制器(11)；如果控制寄存器中没有配置中断使能位，系统将查询状态寄存器的运算完成位，判断加密或解密过程是否结束；
第五步，当系统判断加密算法模块加速器完成一次加密或解密过程，将加密或解密后的数据从RAM(102)中读出。
5.根据权利要求4所述的数据高速加解密方法，其特征在于：在第三步中，当数据加密或解密运算完成后，加密或解密后的数据将会覆盖存储在RAM(102)中原来对应的数据。
6.根据权利要求4所述的数据高速加解密方法，其特征在于：在第三步中，利用加密算法模块组(103)中的加密算法模块加密或解密一组数据所用的时钟周期总是大于加密算法模块控制器(101)从RAM(102)预读数据与向RAM(102)回写数据的周期之和，当加密算法模块完成一组数据的加密或解密之后，加密算法模块控制器(101)将加密算法模块的运算结果及时回写到RAM(102)中，同时将RAM(102)中需要加密或解密的下一组数据及时输入到加密算法模块中，并再次启动加密算法模块组(103)进行下一组数据的加密或解密运算，以此循环往复来保证加密算法模块全速运算。
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