CN102025889B - 基于fpga和sdram的高清数字视频帧同步的系统 - Google Patents
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- 230000001360 synchronised effect Effects 0.000 title abstract description 5
- 230000003139 buffering effect Effects 0.000 claims description 10
- 230000015654 memory Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 7
- 241001269238 Data Species 0.000 claims description 5
- 230000008569 process Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000005526 G1 to G0 transition Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011010 flushing procedure Methods 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 238000012163 sequencing technique Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- Television Signal Processing For Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
一种基于FPGA和SDRAM的高清数字视频帧同步的系统，其特征在于：建立在FPGA的基础上，包括音频解串模块，输入同步控制模块，SDRAM控制器模块，输出同步控制模块，加嵌输出模块；其中所述的音频解串模块、输入同步控制模块、SDRAM控制器模块、输出同步控制模块、加嵌输出模块依次串联，SDRAM控制器模块同时还与SDRAM连接；视频图像以帧为单位依次存储到SDRAM的存储单元，在存储了预定数量的视频帧图像后，按照指定的同步信号从SDRAM中依次读出帧图像并显示；本发明兼具低成本和通用性好的特点。
Description
技术领域
本发明涉及的是数字视频信号的帧同步处理，具体是一种基于FPGA和SDRAM的高清数字视频帧同步的系统。
背景技术
在电视系统中，信号来源多种多样，如摄像机、转播车、卫星接收机、录像机等，由于他们的时间基准各不相同，如果在进行多路信号混合切换前不做帧同步处理，就容易出现图象抖动现象，影响播出图像质量。帧同步处理就是把输入的视频信号与本地的系统同步信号同步，防止切换时图像抖动。
传统的标清数字信号帧同步通常采用FPGA+FIFO的方式，用两片FIFO存储一帧标清视频(10.8Mbit)，通过FPGA控制时序分时读写两片FIFO实现帧同步。随着高清电视的普及，如果高清数字信号帧同步还采用传统方法，由于高清数字视频的一帧数据为59.4Mbit，那么就需要更大规模的FIFO来储存数据。FIFO的成本很高(相对SDRAM来说)，这样一来不但大大增加了成本，而且如果采用多片FIFO级联的方式，FPGA的时序控制也会变得复杂。SDRAM具有高速、大容量等优点，是一种具有同步接口的高速动态随机存储器。它的同步接口和内部流水线结构允许存储外部高速数据。所以有必要选择SDRAM代替FIFO与FPGA共同完成高清数字信号帧同步的功能。
发明内容
针对上述问题，本发明提出了一种基于FPGA和SDRAM的高清数字视频帧同步的系统。本发明将视频图像以帧为单位依次存储到SDRAM的存储单元，在存储了预定数量的视频帧图像后，按照指定的同步信号通过FPGA控制时序分时从SDRAM中依次读出帧图像并显示。
其具体技术方案为：本发明采用的系统建立在FPGA的基础上，包括音频解串模块，输入同步控制模块，SDRAM控制器模块，输出同步控制模块，加嵌输出模块。其中所述的音频解串模块、输入同步控制模块、SDRAM控制器模块、输出同步控制模块、加嵌输出模块依次串联，SDRAM控制器模块同时还与SDRAM连接。各模块具体功能如下：
音频解串模块，用于将输入的串行数字音频解串成24bit并行数据，该模块输出端连接到输入同步控制模块。
输入同步控制模块，内建两个行缓冲FIFO，采用乒乓操作，将输入视频用两个FIFO分时缓存两行视频数据，同时将位宽由20bit扩展为64bit(其中60bit为视频，4bit为音频)。该模块输出端连接到SDRAM控制器模块。
SDRAM控制器模块，核心部分是一个SDRAM命令状态机，用于控制对SDRAM的访问，从而实现对数据流的读写，以及对SDRAM的刷新操作。SDRAM控制器模块是整个系统的核心部分，可划分为控制接口模块，地址生成模块，CAS延时模块以及突发长度模块几个部分。该模块输出端连接到输出同步控制模块。
输出同步控制模块，内建两个行缓冲FIFO，采用乒乓操作，用两个FIFO分时从SDRAM中读出两行视频数据。该模块输出端连接到加嵌输出模块。
加嵌输出模块，根据系统同步信号，将从SDRAM中读出的视频加嵌输出。
高清数字视频信号是位宽20bit、时钟74.25MHz的数据流。在存入SDRAM前，将连续三点数据组合成60bit的数据暂存到FPGA内部的行缓冲FIFO，存满一行后，将一整行的数据一起写入SDRAM中，写时钟仍采用74.25M，由于数据位宽为原来的3倍，所以所用时间仅为原来的1/3，同理读出整行数据的时间也为原来的1/3，剩下1/3的时间可以用来进行刷新、激活、预充电等操作。SDRAM的工作频率较低，为74.25MHz，可有效的避免高频率时钟引起的时序问题，本发明采用两片位宽32bit的SDRAM并联，将位宽扩展为64bit。也可采用一片位宽64bit的SDRAM。
两片SDRAM中可同时保存四帧视频，可以对连续四帧视频进行操作。
还可以对音频数据进行帧同步，SDRAM中还有4bit用来存储音频数据，可以实现音频的同步、延时等操作。
其中所述的SDRAM的存取数据接口宽度为视频流的3倍，因此SDRAM的存取时钟采用与视频流相同的时钟，就能完成相同的数据吞吐量。
本发明的有益效果是：用两片SDRAM做帧存储器，用FPGA实现数字视频的帧同步逻辑控制。同时还可以实现音频的帧同步，以及音频延时等功能。由于本设计基于FPGA，SDRAM控制器的参数可以根据需要定制，所以能兼容不同型号的SDRAM，控制灵活且开发周期短，SDRAM相比常用的FIFO来说成本大幅降低，所以开发成本很低。
附图说明
下面结合附图和具体的实施方式对本发明做进一步的描述。
图1为本发明采用的系统框图；
图2为本发明SDRAM控制器系统框图；
图3为本发明SDRAM命令状态机的状态转换原理框图。
图1中，1、音频解串模块，2、输入同步控制模块，3、SDRAM控制器模块，4、输出同步控制模块，5、加嵌输出模块。
具体实施方式
下面结合实施例具体说明本发明。
本发明中选用的FPGA芯片为Altera公司的EP3C40F484C6，本发明采用的系统由数字音频解串模块，输入同步控制模块，SDRAM控制器模块，输出同步控制模块，加嵌输出模块等组成。系统框图见图1。
系统建立在FPGA的基础上，所述的音频解串模块1、输入同步控制模块2、SDRAM控制器模块3、输出同步控制模块4、加嵌输出模块5依次串联，SDRAM控制器模块3同时还与SDRAM连接。
各模块具体功能如下：
音频解串模块1，用于将输入的串行数字音频解串成24bit并行数据，该模块输出端连接到输入同步控制模块。
输入同步控制模块2，内建两个行缓冲FIFO，采用乒乓操作，将输入视频用两个FIFO分时缓存两行视频数据，同时将位宽由20bit扩展为64bit(其中60bit为视频，4bit为音频)。该模块输出端连接到SDRAM控制器模块。
SDRAM控制器模块3，核心部分是一个SDRAM命令状态机，用于控制对SDRAM的访问，从而实现对数据流的读写，以及对SDRAM的刷新操作。SDRAM控制器模块是整个系统的核心部分，可划分为控制接口模块，地址生成模块，CAS延时模块以及突发长度模块几个部分。该模块输出端连接到输出同步控制模块。
输出同步控制模块4，内建两个行缓冲FIFO，采用乒乓操作，用两个FIFO分时从SDRAM中读出两行视频数据。该模块输出端连接到加嵌输出模块。
加嵌输出模块5，根据系统同步信号，将从SDRAM中读出的视频加嵌输出。
本实施例中SDRAM选用的是ISSI公司的IS42S32800D，内存容量为256M，位宽为32bit。SDRAM有一个输入时钟引脚sdram_clk，它是SDRAM的工作时钟，而不是FPGA的工作时钟，在本实施例中，sdram_clk和FPGA的系统时钟是一样的74.25M，不过是反向的。这样一来，在FPGA时钟的上升沿可以对SDRAM的各个命令端口赋值，然后过了半个时钟周期正好是sdram_clk的上升沿，此时SDRAM锁存相应的数据地址或者命令。
SDRAM命令状态机作为SDRAM控制器的主要部分，用有限状态机来实现对系统的初始化、读写和刷新命令的产生，其状态转移图如图3所示。
SDRAM在开机上电后要有200us的延时稳定期，在这个时间内不可以对SDRAM的接口做任何操作；200us以后就是要对所有L-Bank预充电，再往后要给SDRAM 8次的刷新命令；最后就是要对SDRAM的模式寄存器进行设置。上面的这些步骤就是SDRAM在上电后的全部初始化过程。在进行完了初始化过程以后就可以正常的对SDRAM进行读写了，当然了，在每隔一段时间后就要对SDRAM进行一次刷新操作以防止数据丢失。
初始化完成后，SDRAM进入空闲状态，此时可以对它进行读写操作。SDRAM进入突发读写状态的条件由输入、输出控制模块中FIFO的空满状态来决定。输入、输出控制模块各有两个行缓冲FIFO，分别采用乒乓操作，当某一个输入缓冲FIFO中存满数据时，就生成一个满标志，用来驱动SDRAM状态机进入突发写状态，将该FIFO中的一整行数据写到SDRAM中的相应地址；当某一个输出缓冲FIFO中数据都被读出后，就生成一个空标志，用来驱动SDRAM状态机进入突发读状态，将SDRAM中相应地址的一整行数据读到该输出缓冲FIFO中，以此类推。为了设计方便，该系统使用带预充电的突发读写命令。读状态生成满足SDRAM突发读时序要求的行激活命令和带自动预充电的突发读命令。写状态生成满足SDRAM突发写时序要求的行激活命令和带自动预充电的突发写命令。读状态完成后，SDRAM进入自动刷新状态，生成自动刷新命令。一个刷新周期后，SDRAM进入空闲状态。然后重复上述过程。
以上所述，为本发明的具体实施方式。由以上可知，本发明兼具低成本和通用性好的特点。
本发明不局限于上述实施例，任何在本发明披露的技术范围内的等同构思或者改变，均列为本发明的保护范围。
Claims (1)
1.一种基于FPGA和SDRAM的高清数字视频帧同步的系统，包括音频解串模块（1），输入同步控制模块（2），SDRAM控制器模块（3），输出同步控制模块（4），加嵌输出模块（5）；视频图像以帧为单位依次存储到SDRAM的存储单元，在存储了预定数量的视频帧图像后，按照指定的同步信号从SDRAM中依次读出帧图像并显示；其特征在于：所述的音频解串模块（1），将输入的串行数字音频解串成24bit并行数据，音频数据单独进行帧同步、延时操作；所述的输入同步模块（2），内建两个行缓冲FIFO，采用乒乓操作，将输入视频用两个FIFO分时缓存两行视频数据，将位宽由20bit扩展为64bit，60bit存储视频，4bit存储音频，分开处理视频与音频；所述的SDRAM控制器模块（3），核心部分是一个SDRAM命令状态机，控制对SDRAM的访问，位宽为60bit的SDRAM中同时保存四帧视频，对连续四帧视频进行操作处理；所述的SDRAM控制器模块（3）输出端连接到输出同步控制模块（4）；所述的输出同步控制模块（4）输出端连接到加嵌输出模块（5）；所述的加嵌输出模块（5），根据系统同步信号，将从SDRAM中读出的视频加嵌输出，FPGA完成加嵌操作。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 201010564357 CN102025889B (zh) | 2010-11-29 | 2010-11-29 | 基于fpga和sdram的高清数字视频帧同步的系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 201010564357 CN102025889B (zh) | 2010-11-29 | 2010-11-29 | 基于fpga和sdram的高清数字视频帧同步的系统 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102025889A CN102025889A (zh) | 2011-04-20 |
| CN102025889B true CN102025889B (zh) | 2013-01-09 |
Family
ID=43866691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 201010564357 Expired - Fee Related CN102025889B (zh) | 2010-11-29 | 2010-11-29 | 基于fpga和sdram的高清数字视频帧同步的系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102025889B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103440215B (zh) * | 2013-08-18 | 2017-09-19 | 中国电子科技集团公司第四十一研究所 | 基于fpga实现主设备对sdram存储器快速猝发访问的方法及装置 |
| CN103826167B (zh) * | 2014-03-18 | 2017-06-13 | 上海景界信息科技有限公司 | 一种微课播放引擎及微课播放方法 |
| CN108391151A (zh) * | 2018-02-27 | 2018-08-10 | 郑州云海信息技术有限公司 | Jpeg帧视频数据处理方法、装置、系统及可读存储介质 |
| CN109766285A (zh) * | 2019-01-10 | 2019-05-17 | 中国科学院长春光学精密机械与物理研究所 | 一种突发模式的sdram存取控制系统及控制方法 |
| CN112104819B (zh) * | 2020-09-04 | 2022-11-29 | 大连捷成科技有限公司 | 一种基于fpga的多路视频同步切换系统及方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753925B2 (en) * | 2001-03-30 | 2004-06-22 | Tektronix, Inc. | Audio/video processing engine |
| CN100556119C (zh) * | 2007-07-13 | 2009-10-28 | 上海大学 | 一种基于fpga的视频格式转换器 |
| CN100561327C (zh) * | 2008-04-15 | 2009-11-18 | 太原理工天成电子信息技术有限公司 | 一种自动聚焦控制装置 |
| CN101350932A (zh) * | 2008-09-08 | 2009-01-21 | 李华 | 仿生复眼式正方形阵列图像传感器系统 |
-
2010
- 2010-11-29 CN CN 201010564357 patent/CN102025889B/zh not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| CN102025889A (zh) | 2011-04-20 |
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
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