CN101685802A - 半导体器件及其制造方法 - Google Patents
半导体器件及其制造方法 Download PDFInfo
- Publication number
- CN101685802A CN101685802A CN200910173266A CN200910173266A CN101685802A CN 101685802 A CN101685802 A CN 101685802A CN 200910173266 A CN200910173266 A CN 200910173266A CN 200910173266 A CN200910173266 A CN 200910173266A CN 101685802 A CN101685802 A CN 101685802A
- Authority
- CN
- China
- Prior art keywords
- tunnel area
- nitride film
- gate electrode
- memory device
- sacrificial spacers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 150000004767 nitrides Chemical class 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 125000006850 spacer group Chemical group 0.000 claims abstract description 23
- 238000000059 patterning Methods 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 32
- 238000013517 stratification Methods 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 14
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 7
- 239000002784 hot electron Substances 0.000 claims description 6
- 230000002441 reversible effect Effects 0.000 claims description 5
- 239000000463 material Substances 0.000 claims 2
- 230000008569 process Effects 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 239000011248 coating agent Substances 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000007634 remodeling Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- -1 spacers nitride Chemical class 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
- G11C16/3486—Circuits or methods to prevent overprogramming of nonvolatile memory cells, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate programming
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
一种半导体器件及其制造方法。提供一种半导体器件和闪存器件的制造方法。所述半导体器件的制造方法包括：在半导体衬底上形成氮化物膜；在所述氮化物膜上形成牺牲垂直结构；在所述牺牲垂直结构的侧面上形成牺牲间隔物；用所述牺牲垂直结构和所述牺牲间隔物作为蚀刻掩膜，对所述氮化物膜进行初始图案化；在所述氮化物膜被初始图案化之后去除所述牺牲间隔物，并在所述牺牲垂直结构的侧面上形成栅电极；以及从所述栅电极之间去除所述牺牲垂直结构，并使用所述栅电极作为蚀刻掩膜，对所述氮化物膜进行第二次图案化。
Description
技术领域
本发明涉及一种半导体器件的制造方法以及闪存器件及其驱动方法。
背景技术
随着信息处理技术的发展而开发了高度集成的闪存器件。特别是开发了具有硅-氧化物-氮化物-氧化物-硅(SONOS)结构的闪存器件。
这种闪存器件可包括选择晶体管，用于防止过擦除。但是，因为闪存器件还包括选择晶体管，所以难以实现高度集成。
发明内容
提供一种半导体器件的制造方法，能减少半导体器件之间的偏差。此外，本发明的实施例提供一种能被高度集成的闪存器件和驱动所述闪存器件的方法。
根据一个实施例的一种半导体器件的制造方法，包括：在半导体衬底上形成氮化物膜；在所述氮化物膜上形成牺牲垂直结构；在所述牺牲垂直结构的侧面上形成牺牲间隔物；使用所述牺牲垂直结构和所述牺牲间隔物作为蚀刻掩膜，对所述氮化物膜进行初始图案化；从被初始图案化的所述氮化物膜去除所述牺牲间隔物，并在所述牺牲垂直结构的侧面上形成栅电极；以及从所述栅电极之间去除所述牺牲垂直结构，并用所述栅电极作为蚀刻掩膜对所述氮化物膜进行第二次图案化。
根据一个实施例的一种闪存器件，包括：捕获单元，布置在半导体衬底上，用于捕获电荷；隧道区域，包括第一隧道区域和第二隧道区域，所述第一隧道区域对应于所述捕获单元，所述第二隧道区域与所述第一隧道区域相邻；源区和漏区，通过在所述源区和所述漏区之间的所述隧道区域间隔开；以及栅电极，布置在所述隧道区域的第一隧道区域和第二隧道区域上。
根据一个实施例的一种驱动闪存器件的方法，包括：通过向所述电荷捕获单元射入热电子，对存储元件进行编程；以及通过向所述电荷捕获单元射入热空穴，对所述存储元件进行擦除。
根据实施例的闪存器件包括第一隧道区域、第二隧道区域以及单个栅电极，所述栅电极布置在第一隧道区域和第二隧道区域上。
因此，根据实施例的闪存器件的结构是，存储元件连接至选择晶体管。因此，闪存器件能减少过擦除现象。
此外，根据实施例的闪存器件使用一个栅电极来实现驱动接选择晶体管和存储元件，并且改善集成度。
此外，根据实施例的闪存器件通过向电荷捕获单元射入热电子和热空穴对存储元件进行编程和擦除。因此，能以NOR形式驱动根据实施例的闪存器件，因此可高度集成。
此外，根据实施例的半导体器件的制造方法用牺牲垂直结构和牺牲间隔物对氮化物膜进行图案化。通过回蚀工艺形成牺牲间隔物，因此能以相同的尺寸形成牺牲间隔物，牺牲间隔物彼此对称。
根据实施例，使用牺牲间隔物作为掩膜对氮化物膜进行图案化，因此在后续的图案化工艺中能将氮化物膜分成宽度相同的两个部分。
因此，可以根据图案化后的氮化物膜的两个部分形成两个半导体器件。同时，减少了两个半导体器件之间的偏差。
通过利用对称的牺牲间隔物，根据实施例的半导体器件的制造方法减少了器件之间的偏差。
此外，两个器件中的每一个都包括第一隧道区域和第二隧道区域，上面有对应的栅电极。
因此，两个器件中的每一个都具有存储元件与选择晶体管连接的结构。从而，闪存器件能够减少过擦除。
此外，闪存器件能够使用一个栅电极来驱动选择晶体管组件和存储元件组件，以改善集成度。
附图说明
图1至图7是剖视图，示出制造根据实施例的具有SONOS结构的闪存器件的方法的过程。
图8是示意图，示出根据实施例的具有SONOS结构的闪存器件。
图9是根据实施例的闪存器件的电路图。
具体实施方式
当使用术语“上”或“上方”，如果涉及层、区域、图案或者结构，可理解为层、区域、图案或结构直接在另一层或结构上面并且与另一层或结构相接触，或者有居间的层、区域、图案或结构。当使用术语“以下”或“下方”时，如果涉及层、区域、图案或者结构，可理解为层、区域、图案或结构直接在另一层或结构下方并且与另一层或结构相接触，或者有居间的层、区域、图案或结构。此外，基于附图来描述在每一层的上或下方。为了说明的方便和清楚起见，附图中，每一层的厚度或尺寸可以放大、忽略或者示意性地示出。此外，附图中每个部件的尺寸不完全反映其实际尺寸。
图1至图7是剖视图，示出制造根据实施例的具有SONOS结构的闪存器件的方法的工艺。
参照图1，在半导体衬底100上形成器件隔离层110，由器件隔离层110之间的区域限定激活区域(activation region)。之后将低浓度n型杂质注入激活区域，从而形成n型阱120。
参照图2，在形成n型阱120以后，在半导体衬底100上形成隧道氧化物膜201、氮化物膜202以及缓冲层203。
在一个实施例中，通过热氧化工艺形成厚约
至
的隧道氧化物膜201，通过化学气相沉积(CVD)工艺形成厚约
至
的氮化物膜202。作为实例，用氮化硅(SiNx)制成氮化物膜202。
在氮化物膜202上面形成缓冲层203。作为实例，用氧化硅(SiOx)制成缓冲层203。
此外，可以在隧道氧化物膜201与氮化物膜202之间沉积高K材料，例如氧化铝。
这样，在半导体衬底100上面形成具有氧化物膜-氮化物膜-氧化物膜结构的ONO膜200a。同时，可通过掩膜工艺对ONO膜200a进行图案化。
例如参照图2，在缓冲层203上形成牺牲垂直结构(SVS)。例如可用氮化物或氧化物制成牺牲垂直结构(SVS)。
根据实施例，牺牲垂直结构(SVS)可形成为高约
至
参照图3，在形成牺牲垂直结构(SVS)以后，在半导体衬底100上形成氮化硅层，并通过各向异性蚀刻工艺(例如回蚀工艺)对氮化硅层进行蚀刻。
因此，在牺牲垂直结构(SVS)的侧面形成第一牺牲间隔物SS1和第二牺牲间隔物SS2。第一牺牲间隔物SS1和第二牺牲间隔物SS2彼此对称，牺牲垂直结构(SVS)在它们之间。
通过各向异性蚀刻工艺形成第一牺牲间隔物SS1和第二牺牲间隔物SS2，因此第一牺牲间隔物SS1和第二牺牲间隔物SS2基本上尺寸相同。更具体地，第一牺牲间隔物SS1和第二牺牲间隔物SS2的下表面宽度相同。
之后，用第一牺牲间隔物SS1、第二牺牲间隔物SS2以及牺牲垂直结构(SVS)作为蚀刻掩膜，对ONO膜200a进行图案化。换而言之，对ONO膜200a没有布置第一牺牲间隔物SS1、第二牺牲间隔物SS2以及牺牲垂直结构(SVS)的部分进行蚀刻。
参照图4，将第一牺牲间隔物SS1和第二牺牲间隔物SS2去除。同时，布置在第一牺牲间隔物SS1和第二牺牲间隔物SS2下面的部分缓冲层203也被去除。
之后，通过CVD工艺在半导体衬底100上形成介电层204。例如可用氧化硅制成介电层204。介电层204形成在牺牲垂直结构(SVS)的侧面和上表面上。
参照图5，在介电层204上形成多晶硅层。通过各向异性蚀刻工艺(例如回蚀工艺)对多晶硅层进行蚀刻，从而在牺牲垂直结构(SVS)的侧面形成第一栅电极310和第二栅电极320。
第一栅电极310和第二栅电极320布置在氮化物膜202上并且形成在氮化物膜202侧面上。第一栅电极310和第二栅电极320彼此对称。
此外，通过各向异性蚀刻工艺形成第一栅电极310和第二栅电极320，因此它们基本上尺寸相同。
参照图6，在形成第一栅电极310和第二栅电极320以后，将牺牲垂直结构(SVS)去除。
之后，用第一栅电极310和第二栅电极320作为掩膜，对缓冲层203、氮化物膜202以及隧道氧化物膜201进行蚀刻。
因此，在半导体衬底100上形成第一捕获单元210，该第一捕获单元210包括第一隧道氧化物膜201a、第一电荷捕获层202a以及第一介电层204a。同时，形成第二捕获单元210，第二捕获单元210包括第二隧道氧化物膜201b、第二电荷捕获层202b以及第二介电层204b。
之后，在第一栅电极310和第二栅电极320外侧的衬底中，注入低浓度p型杂质，从而形成LDD区域410、420，并且将高浓度p型杂质注入第一栅电极310与第二栅电极320之间的区域，从而形成源区510。
参照图7，在形成源区510以后，在第一栅电极310和第二栅电极320的侧面形成间隔物331、332。同时，间隔物331、332也布置在第一电荷捕获层202a和第二电荷捕获层202b的侧面，从而将第一电荷捕获层202a和第二电荷捕获层202b隔离。
之后，在第一栅电极310和第二栅电极320的外侧注入高浓度p型杂质，从而形成漏区521、522。
这样，形成包括存储元件(memory cell)FL1、FL2并具有SONOS结构的闪存器件，该存储元件FL1、FL2彼此对称。
第一存储元件FL1包括第一栅电极310和第一捕获单元210。
第一捕获单元210包括第一隧道氧化物膜201a、第一电荷捕获层202a以及第一介电层204a。第一隧道氧化物膜201a设置在第一电荷捕获层202a与半导体衬底100之间，第一介电层204a设置在第一栅电极310与第一电荷捕获层202a之间。换而言之，第一捕获单元210具有ONO结构。
第二存储元件FL2包括第二栅电极320和第二捕获单元220。
第二捕获单元220包括第二隧道氧化物膜201b、第二电荷捕获层202b以及第二介电层204b。第二隧道氧化物膜201b设置在第二电荷捕获层202b与半导体衬底100之间，第二介电层204b设置在第二栅电极320与第二电荷捕获层202b之间。同样，第二捕获单元220具有ONO结构。
第一电荷捕获层202a和第二电荷捕获层202b可以捕获并保持电荷。更特别地，第一电荷捕获层202a和第二电荷捕获层202b可以捕获并保持热电子和热空穴。
第一栅电极310和第二栅电极320基本上尺寸相同。
此外，第一电荷捕获层202a的宽度W1基本上与第一牺牲间隔物(SS1)的宽度相同，同样，第二电荷捕获层202b的宽度W2基本上与第二牺牲间隔物(SS2)的宽度相同。
因此，第一电荷捕获层202a的宽度基本上与第二电荷捕获层202b的宽度相同。
第一栅电极310和第二栅电极320尺寸相同，并且第一电荷捕获层202a和第二电荷捕获层202b尺寸相同，因此第一存储元件FL1和第二存储元件FL2基本上尺寸相同。
因此，根据本发明实施例的具有SONOS结构的闪存器件能减少存储元件之间的偏差。
特别地，实施例的具有SONOS结构的闪存器件能减少因为电荷捕获层宽度的偏差所造成的存储元件之间的偏差。
此外，第一存储元件FL1具有隧道区域CH，隧道区域CH分为第一隧道区域CH1和第二隧道区域CH2。隧道区域CH形成在源区510和漏区521之间。
第一隧道区域CH1对应于第一捕获单元210，第二隧道区域CH2与第一隧道区域CH1相邻。
更特别地，第一捕获单元210布置在第一隧道区域CH1上，但是不布置在第二隧道区域CH2上。换而言之，第一捕获单元210只布置在第一隧道区域CH1上。
因此，第一隧道区域CH1和第二隧道区域CH2被第一捕获单元210分开。
第一栅电极310布置在第一隧道区域CH1和第二隧道区域CH2上。换而言之，第一栅电极310布置在第一隧道区域CH1上，布置在第二隧道区域CH2上，也就是布置在第一捕获单元210上。
此外，第一栅电极310覆盖第一捕获单元210的侧面。特别地，第一栅电极310覆盖第一电荷捕获层202a的侧面。
第二存储元件FL2与第一存储元件FL1有相同的结构。根据实施例，第二存储元件FL2与第一存储元件FL1关于源极510对称。
第一存储元件FL1包括第一隧道区域CH1和第二隧道区域CH2，因此结构是一个晶体管连接一个存储元件。
因此，根据实施例的闪存器件能实现更高的集成度。
换而言之，通过第一栅电极310可控制第一隧道区域CH1和第二隧道区域CH2。
因此，第一存储元件FL1和第二存储元件FL2具有选择晶体管的功能，所以该闪存器件能减少过擦除现象。
图8是示意图，示出根据实施例的具有SONOS结构的闪存器件。图9是根据实施例的闪存器件的电路图。
参照图8和图9，根据实施例的闪存器件向电荷捕获层202a、202b发射热电子和热空穴，以对存储元件FL1、FL2进行编程和擦除。
换而言之，热电子被发射到电荷捕获层202a、202b，以降低隧道区域CH的阈值电压(Vth)，从而对存储元件FL1、FL2进行编程。此外，热空穴被发射到电荷捕获层202a、202b，以去除电子，从而对存储元件FL1、FL2进行擦除。
并且，电荷捕获层没有布置在第二隧道区域CH2上，因此与第二隧道区域CH2对应的部分执行晶体管的功能。
下面参照表1回顾第一存储元件FL1的编程、读取以及擦除的过程。
首先，为了对存储元件FL1进行编程，(通过SL)向第一字线WL1和源区510提供高偏压(VH)，向第一位线BL1提供反偏压(VB)。
此外，向其他位线(例如BL2)提供抑制偏压(inhibit bias，VI)，向半导体衬底100以及其他字线(例如WL2)提供基准电压，例如0V。
换而言之，向第一栅电极310和源区510提供高偏压(VH)，向漏电极521、522提供反偏压(VB)，向第二栅电极320提供基准电压。
高偏压(VH)的范围大约是+9V到+11V，反偏压(VB)的范围大约是+1V到+2V。此外，抑制偏压(VI)的范围大约是4V到6V，或者可以是浮置(FL)。
通过这种偏压配置，热电子被发射到第一电荷捕获层202a。
为了读取第一存储元件FL1，向第一字线WL1提供驱动偏压(Vcc)，向第一位线BL1提供读取偏压(Vread)。此外，向源区510(通过SL)和半导体衬底100提供基准电压。
换而言之，向第一栅电极310提供驱动偏压(Vcc)，向漏区521、522提供读取偏压(Vread)。
驱动偏压(Vcc)的范围大约是3V到7V，读取偏压(Vread)的范围大约是0.3V到1V。
为了擦除第一存储元件FL1，向第一字线WL1提供低偏压(VL)，该低电压为负电压，向源区510提供大约3V到5V的正电压。在一个实施例中，可以向源区提供4V的电压。
此外，向半导体衬底100提供基准电压，向位线提供基准电压或者浮置(FL)，向其他字线提供基准电压。
换而言之，向第一栅电极310提供低偏压(VL)，向第二栅电极320提供基准电压。
低偏压VL的范围大约是-7V到-9V。
同样地，向漏电极提供基准电压或者浮置(FL)。
通过上述方式，热空穴被发射到第一电荷捕获层202a，从而对第一存储元件FL1进行擦除。
对包括多个存储元件的每个页或扇区可同时执行擦除过程。
[表1]
| WL1 | WL2 | BL1 | BL2 | 源区 | 半导体衬底 | |
| 编程 | VH | 0V | VB | VI | VH | 0V |
| 读取 | Vcc | 0V | V读取 | 0V | 0V | 0V |
| 擦除 | VL | 0V | 0V或FL | 0V或FL | 4V | 0V |
如上所述，根据本实施例的闪存器件可以通过向电荷捕获单元发射热电子和热空穴对存储元件进行编程或擦除。
因此，根据本实施例的闪存器件可以以NOR形式驱动，因此可高度集成。
本说明书中提及“一个实施例”、“一实施例”、“示例性实施例”等等表示结合该实施例所述的特定特征、结构或特性包括在本发明的至少一个实施例中。说明书中不同地方出现这样的措辞不一定表示同一个实施例。此外，当结合任一实施例描述特定特征、结构或特性时，认为本领域技术人员能想到结合其他实施例实现这些特定特征、结构或特性。
虽然参照很多示例性实施例描述了本发明，但是应当理解，本领域技术人员能构思很多其他的改型和实施例，它们都将落入本发明原理的精神和范围内。更特别地，本发明、附图以及所附权利要求书范围内的主题结合配置的元件部分和/或配置中，各种变型和改型都是可能的。对本领域技术人员而言，除了元件部分和/或配置中的变型和改型之外，替代性用途也显而易见。
Claims (15)
1、一种半导体器件的制造方法，包括：
在半导体衬底上形成氮化物膜；
在所述氮化物膜上形成牺牲垂直结构；
在所述牺牲垂直结构的侧面上形成牺牲间隔物；
使用所述牺牲垂直结构和所述牺牲间隔物作为蚀刻掩膜，对所述氮化物膜进行初始图案化；
从被初始图案化的所述氮化物膜去除所述牺牲间隔物，并在所述牺牲垂直结构的侧面上形成栅电极；以及
从所述栅电极之间去除所述牺牲垂直结构，并使用所述栅电极作为蚀刻掩膜对所述氮化物膜进行第二次图案化。
2、如权利要求1所述的半导体器件的制造方法，其中，通过覆盖被初始图案化的所述氮化物膜，包括覆盖被初始图案化的所述氮化物膜的外侧边，来形成所述栅电极。
3、如权利要求1所述的半导体器件的制造方法，其中，在所述牺牲垂直结构的侧面上形成牺牲间隔物包括：
在所述半导体衬底上形成牺牲间隔物材料层，以覆盖所述牺牲垂直结构；以及
对所述牺牲间隔物材料层进行各向异性蚀刻，以形成所述牺牲间隔物。
4、如权利要求1所述的半导体器件的制造方法，还包括：
在将所述氮化物膜形成在衬底上之前，在所述半导体衬底上形成第一氧化物膜，其中所述氮化物膜形成在所述第一氧化物膜上；以及
在将所述牺牲垂直结构形成在所述氮化物膜上之前，在所述氮化物膜上形成第二氧化物膜，其中所述牺牲垂直结构形成在所述第二氧化物膜上。
5、如权利要求4所述的半导体器件的制造方法，其中去除所述牺牲间隔物包括去除所述第二氧化物膜的一部分。
6、如权利要求1所述的半导体器件的制造方法，在去除所述牺牲间隔物之后还包括：
在将所述栅电极形成在所述牺牲垂直结构的侧面上之前，在所述半导体衬底和被初始图案化的所述氮化物膜上形成介电层。
7、一种闪存器件，包括：
捕获单元，布置在半导体衬底上，用于捕获电荷；
隧道区域，包括第一隧道区域和第二隧道区域，所述第一隧道区域对应于所述捕获单元，所述第二隧道区域与所述第一隧道区域相邻；
源区和漏区，在所述半导体衬底上间隔开，所述隧道区域位于所述源区和所述漏区之间；以及
栅电极，布置在所述第一隧道区域和所述第二隧道区域上。
8、如权利要求7所述的闪存器件，其中，所述捕获单元具有氧化物-氮化物-氧化物结构。
9、如权利要求7所述的闪存器件，其中，所述捕获单元只布置在所述第一隧道区域上。
10、如权利要求7所述的闪存器件，其中，所述栅电极覆盖所述捕获单元的上表面和侧面。
11、一种闪存器件的驱动方法，所述闪存器件包括：源区和漏区，在衬底上间隔开；第一隧道区域，形成在所述源区和所述漏区之间；第二隧道区域，与所述第一隧道区域相邻且形成在所述源区和所述漏区之间；电荷捕获单元，对应于所述第一隧道区域；以及栅电极，布置在所述第一隧道区域和所述第二隧道区域上，所述方法包括：
通过向所述电荷捕获单元射入热电子，对存储元件进行编程；以及
通过向所述电荷捕获单元射入热空穴，对所述存储元件进行擦除。
12、如权利要求11所述的闪存器件的驱动方法，其中在编程时，向所述源区和所述栅电极提供高偏压，向所述漏区提供反偏压。
13、如权利要求12所述的闪存器件的驱动方法，其中，所述高偏压的范围是+9V到+11V，所述反偏压的范围是+1V到+2V。
14、如权利要求11所述的闪存器件的驱动方法，其中在擦除时，向所述栅电极提供低偏压，所述低偏压为负电压，并且将所述漏区接地。
15、如权利要求14所述的闪存器件的驱动方法，其中在擦除时，所述低偏压的范围是-7V到-9V，向所述源区提供范围在+3V到+5V的电压。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080092600A KR20100033639A (ko) | 2008-09-22 | 2008-09-22 | 반도체 소자의 제조방법 및 플래시 메모리 소자 |
| KR1020080092600 | 2008-09-22 | ||
| KR1020080109772A KR20100050730A (ko) | 2008-11-06 | 2008-11-06 | 플래시 메모리 소자 및 이의 구동방법 |
| KR1020080109772 | 2008-11-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101685802A true CN101685802A (zh) | 2010-03-31 |
Family
ID=42037532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200910173266A Pending CN101685802A (zh) | 2008-09-22 | 2009-09-22 | 半导体器件及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8183140B2 (zh) |
| CN (1) | CN101685802A (zh) |
| TW (1) | TW201013853A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102903623A (zh) * | 2012-09-20 | 2013-01-30 | 上海集成电路研发中心有限公司 | 一种制作栅结构的方法 |
| CN113782540A (zh) * | 2021-08-31 | 2021-12-10 | 上海华虹宏力半导体制造有限公司 | Sonos存储器的工艺方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9312017B2 (en) * | 2014-01-15 | 2016-04-12 | Apple Inc. | Storage in charge-trap memory structures using additional electrically-charged regions |
| KR102169196B1 (ko) * | 2014-07-17 | 2020-10-22 | 에스케이하이닉스 주식회사 | 불휘발성 메모리소자의 단위셀 및 셀 어레이와, 불휘발성 메모리소자의 제조방법 |
| JP5956033B1 (ja) * | 2015-07-23 | 2016-07-20 | 株式会社フローディア | メモリセル、半導体集積回路装置、および半導体集積回路装置の製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5550076A (en) * | 1995-09-11 | 1996-08-27 | Vanguard International Semiconductor Corp. | Method of manufacture of coaxial capacitor for dram memory cell and cell manufactured thereby |
| KR100585107B1 (ko) | 2003-11-13 | 2006-05-30 | 삼성전자주식회사 | 자기 정렬을 이용한 로컬 소노스 소자 제조 방법 |
| KR20060002337A (ko) | 2004-07-01 | 2006-01-09 | 삼성전자주식회사 | 부분 소노스 게이트를 갖는 플래시메모리 셀의 구동 방법 |
| US7106625B2 (en) * | 2004-07-06 | 2006-09-12 | Macronix International Co, Td | Charge trapping non-volatile memory with two trapping locations per gate, and method for operating same |
| US7169668B2 (en) | 2005-01-09 | 2007-01-30 | United Microelectronics Corp. | Method of manufacturing a split-gate flash memory device |
| US7294890B2 (en) * | 2005-03-03 | 2007-11-13 | Agency For Science, Technology And Research | Fully salicided (FUSA) MOSFET structure |
| US20070284650A1 (en) * | 2006-06-07 | 2007-12-13 | Josef Willer | Memory device and a method of forming a memory device |
| US7456068B2 (en) * | 2006-06-08 | 2008-11-25 | Intel Corporation | Forming ultra-shallow junctions |
| KR100870321B1 (ko) * | 2006-09-29 | 2008-11-25 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| KR101083637B1 (ko) * | 2010-05-31 | 2011-11-16 | 주식회사 하이닉스반도체 | 비휘발성 메모리 장치 및 그 제조 방법 |
-
2009
- 2009-09-16 US US12/560,900 patent/US8183140B2/en not_active Expired - Fee Related
- 2009-09-18 TW TW098131654A patent/TW201013853A/zh unknown
- 2009-09-22 CN CN200910173266A patent/CN101685802A/zh active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102903623A (zh) * | 2012-09-20 | 2013-01-30 | 上海集成电路研发中心有限公司 | 一种制作栅结构的方法 |
| CN113782540A (zh) * | 2021-08-31 | 2021-12-10 | 上海华虹宏力半导体制造有限公司 | Sonos存储器的工艺方法 |
| CN113782540B (zh) * | 2021-08-31 | 2023-08-22 | 上海华虹宏力半导体制造有限公司 | Sonos存储器的工艺方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US8183140B2 (en) | 2012-05-22 |
| TW201013853A (en) | 2010-04-01 |
| US20100074013A1 (en) | 2010-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7433243B2 (en) | Operation method of non-volatile memory | |
| TW512495B (en) | Nonvolatile semiconductor memory device, process of manufacturing the same and method of operating the same | |
| US20030224564A1 (en) | Non-volatile memory cell having a silicon-oxide nitride-oxide-silicon gate structure and fabrication method of such cell | |
| US20060121674A1 (en) | Method of making a scalable flash EEPROM memory cell with notched floating gate and graded source region | |
| JP2007299975A (ja) | 半導体装置およびその製造方法 | |
| JP2008004913A (ja) | 不揮発性メモリ素子の動作方法 | |
| JP2001189391A (ja) | 低電圧プログラム可能−消去書込み可能型フラッシュｅｅｐｒｏｍ | |
| US20090053866A1 (en) | Nonvolatile semiconductor memory device, method for driving the same, and method for fabricating the same | |
| JP2009094170A (ja) | 不揮発性半導体メモリ及びその製造方法 | |
| KR100735929B1 (ko) | 낸드형 플래시 메모리 어레이 및 그 동작 방법 | |
| CN101685802A (zh) | 半导体器件及其制造方法 | |
| US6801456B1 (en) | Method for programming, erasing and reading a flash memory cell | |
| JP2005216471A (ja) | 共通のドレインラインを備える不揮発性メモリセルアレイ及びその動作方法 | |
| US7663180B2 (en) | Semiconductor device | |
| US7869279B1 (en) | EEPROM memory device and method of programming memory cell having N erase pocket and program and access transistors | |
| CN105518797A (zh) | 非易失性存储器以及运行非易失性存储器的方法 | |
| JP2006222367A (ja) | 不揮発性半導体メモリ装置、駆動方法、及び製造方法 | |
| US7713795B2 (en) | Flash memory device with single-poly structure and method for manufacturing the same | |
| US6501681B1 (en) | Using a low drain bias during erase verify to ensure complete removal of residual charge in the nitride in sonos non-volatile memories | |
| CN102324429A (zh) | 新型双晶体管sonos闪存存储单元结构及其操作方法 | |
| JP3940758B2 (ja) | 不揮発性半導体記憶装置 | |
| US7235839B2 (en) | Flash memory cell and fabricating method thereof | |
| US7773416B2 (en) | Single poly, multi-bit non-volatile memory device and methods for operating the same | |
| JP2006269697A (ja) | 不揮発性半導体記憶装置 | |
| KR20060012103A (ko) | 플래시 메모리 소자 및 그의 프로그래밍/소거 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20100331 |