CN101677100A - 电容元件及其制造方法 - Google Patents
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Abstract
本发明提供一种电容元件及其制造方法，该电容元件具有高介电材料及多层垂直式平板电极的电容元件，可采用低温工艺直接制作在一晶片上而与该晶片上的主动元件整合在一起，以减少该电容元件组装及制作的成本。本发明还利用硅导孔(Through－Silicon－Via)技术在该电容元件形成垂直导线，而利于制作堆叠式电容元件，进一步提高电容。
Description
技术领域
本发明是关于一种电容元件；特别是有关于一种采用晶片级工艺的电容元件及其制造方法。
背景技术
运算集成电路元件通常需要耦合电容来降低杂讯，离集成电路元件越近的电容，所产生的寄生电感越小，可以有较佳的电性表现。已知的电容元件有表面安装式电容元件(Surface Mounting Device type capacitor)、薄膜电容元件及沟槽式电容元件。传统的表面安装式电容元件1是以多层方式达到高电容，如图1所示，主要是以厚膜印刷方式印刷电极12在介电层10上，再作堆叠与烧结。烧结温度通常需要千度以上。虽然可以使用多层制作，电容值可以高，但因为制作出来的表面安装式电容元件1需要再组装于基板20上，如图2所示，会增加组装的成本。再者，去耦合电容元件1与集成电路元件22的距离相隔着基板20，利用该电容元件1降低集成电路元件22杂讯的效果不佳。再者，随着可携式电子元件缩装的需求，电子封装整体的尺寸不断的缩小，表面安装式电容元件1的尺寸也逐渐缩小，但尺寸的缩小却也增加组装时的成本。
薄膜电容元件已知有使用薄膜工艺制作，而利用介电材料层厚度的降低来提高电容。这一制作方法可与集成电路工艺相结合，但单位面积的电容密度还是有一定的限制，如果使用多层结构来达到高电容密度，则会增加掩模数目与制作成本。沟槽式电容元件是在硅晶片上挖出间隔很密且洞很小的沟槽，并在沟槽内填入薄的介电材料，以得到相当高的电容密度，但此方式工艺困难，制造费用比较昂贵，如美国专利第5,150,276号及美国专利第5,393,373号。
发明内容
本发明提供一种电容元件及其制造方法，可在低温下将具高介电材料及多层垂直式平板电极的电容元件制作在一晶片上，而与该晶片上的主动元件整合在一起，可缩短电容元件与主动元件的距离，使电容元件与主动元件有效结合，以提高主动元件的电性表现。
本发明提供一种电容元件及其制造方法，可采用低温工艺将该电容元件直接制作在一晶片上，以减少该电容元件组装及制作的费用。
本发明提供一种电容元件及其制造方法，采用晶片级低温工艺将具高介电材料及多层垂直式平板电极的电容元件直接制作在晶片上。
本发明提供一种电容元件垂直堆叠结构及其制造方法，利用硅导孔(Through Silicon Via，TSV)技术于每一电容元件内形成垂直导线，再通过对接这些电容元件的垂直导线，以于晶片上制作垂直堆叠电容元件。
据上述，本发明提供的一种电容元件，是包括一具有至少一主动元件的半导体衬底及至少一电容元件是具有一介电材料基体、多个第一平板电极、一第一共同导线、多个第二平板电极及一第二共同导线。该电容元件形成于该半导体衬底中一预定区域，该介电材料基体位于该半导体衬底中该预定区域。这些第一平板电极从该半导体衬底的一表面垂直延伸于该介电材料基体中而彼此平行配置。该第一共同导线形成于该半导体衬底的该表面上并电连接这些第一平板电极。这些第二平板电极从该半导体衬底的该表面垂直延伸于该介电材料基体中，并与这些第一平板电极交错平行配置。该第二共同导线相对于该第一共同导线而形成于该半导体衬底的该表面上并电连接这些第二平板电极。
本发明还提供一种电容元件的制造方法，其包括：提供一半导体衬底，该半导体衬底是具有至少一主动元件；形成至少一空腔于该半导体衬底中一预定区域；填入一介电材料基体于该空腔中；形成多个彼此平行的平板状引线孔垂直贯穿该介电材料基体；及形成多个平板电极于这些平板状引线孔内并同时形成一导线图案于该半导体衬底的一表面上，其中这些平板电极包括彼此交错配置的第一组平板电极及第二组平板电极，该导线图案包括一第一共同导线连接这些第一组平板电极、一第二共同导线连接这些第二组平板电极、一第一平行导线连接该第一组平板电极的最外侧平板电极，及一第二平行导线连接该第二组平板电极的最外侧平板电极。
本发明还提供另一种电容元件的制造方法，其包括：提供一半导体衬底，该半导体衬底是具有至少一主动元件；形成至少一空腔于该半导体衬底中一预定区域；填入一介电材料基体于该空腔中；形成多个彼此平行的第一平板状引线孔垂直贯穿该介电材料基体；形成多个第一平板电极于这些第一平板状引线孔内；形成多个彼此平行的第二平板状引线孔垂直贯穿该介电材料基体并与这些第一平板电极交错配置；及形成多个第二平板电极于这些第二平板状引线孔内并同时形成一导线图案于该半导体衬底的一表面上，其中该导线图案包括一第一共同导线连接这些第一平板电极、一第二共同导线连接这些第二平板电极、一第一平行导线连接最外侧的该第一平板电极及一第二平行导线连接最外侧的该第二平板电极。
附图说明
图1是一传统表面安装式电容元件的立体结构示意图；
图2是组装有图1所示的表面安装式电容元件的晶片侧视结构示意图；
图3是本发明具有多个电容元件的晶片正视示意图，说明本发明电容元件可以晶片级工艺制作于该晶片上；
图4A是本发明电容元件的正视示意图；
图4B是图4A所示电容元件沿B-B线的截面示意图；
图5A至图5F是本发明电容元件制造方法的第一具体实施例各工艺步骤对应的截面结构示意图；
图6是本发明具有垂直堆叠结构的电容元件截面示意图；
图7A至图7F是本发明电容元件制造方法的第二具体实施例各工艺步骤对应的截面结构示意图。
附图标号
表面安装式电容元件 1
半导体衬底 3、4
介电层 10
电极 12
基板 20
集成电路元件 22
电容元件 30、30a、30b、30c
主动元件 32、42
空腔 300、400
介电材料基体 301、401
第一平板电极 302a、402a
第二平板电极 302b、403a
垂直贯穿孔 304、407
第一共同导线 303a
第二共同导线 303b
第一垂直导线 304a、407a
第二垂直导线 304b、407b
第一平行导线 305a、404
第二平行导线 305b、405
粘着层 306、406
第一电性接触 307a、408a
第二电性接触 307b、408b
焊垫 308
锡球 309
具体实施方式
本发明提供一种电容元件，可以采用晶片级的低温工艺将电容元件直接制作在晶片上。本发明的低温工艺泛指工艺温度是晶片上集成电路元件可以承受的温度以下，例如400℃以下。图3所示为本发明采用晶片级(wafer-level)工艺制作在一晶片3上的多个电容元件30正视示意图。图4A是图3所示晶片上其中一个电容元件30的正视示意图，而图4B是该电容元件30沿B-B线的截面示意图。参考图4A，该电容元件30可以制作在该晶片3上的一预定区域A，以与该晶片3上的主动元件(图中未示出)整合在一起。该电容元件30是具有一具有高介电常数例如大于1000的介电材料基体(bulk capacitormaterial)301、多个第一平板电极302a、一第一共同导线303a、多个第二平板电极302b及一第二共同导线303b。该介电材料基体301位于该晶片3中该预定区域A。在本发明中是以粘着层306将该介电材料基体301贴合于该预定区域A的该晶片3内部(参考图4B)。这些第一平板电极302a是从该晶片3的一表面垂直延伸于该介电材料基体301中而彼此平行配置。该第一共同导线303a是形成于该晶片3的该表面上，并电连接这些第一平板电极302a，以将这些第一平板电极302a电连接至一共同电压端(未示出)。这些第二平板电极302b从该晶片3的该表面垂直延伸于该介电材料基体301中并与这些第一平板电极302a交错平行配置。该第二共同导线303b相对于该第一共同导线303a而形成于该晶片3的该表面上并电连接这些第二平板电极302b，以将这些第二平板电极302b电连接至另一共同电压端(未示出)，其电性相反于第一平板电极302a连接的该共同电压端。参考图4A及图4B，该电容元件30又包括一第一垂直导线304a、一第一平行导线305a、一第二垂直导线304b及一第二平行导线305b。该第一垂直导线304a贯穿该晶片3，该第一平行导线305a形成于该晶片3的该表面上，并电连接该第一垂直导线304a与最外侧的该第一平行电极302a。该第二垂直导线304b相对于该第一垂直导线304a贯穿该晶片3及该第二平行导线305b形成于该晶片3的该表面上，并电连接该第二垂直导线304b与最外侧的该第二平行电极302b。
本发明该电容元件30是可以制作在该晶片3的主动面(active side)或背面(back side)上的。换句话说，该电容元件30可与主动元件制作在该晶片3的同一侧或相对侧。参考图4A，本发明该电容元件30具有多个垂直式平板电极302a，302b及具有介电常数大于1000的该介电材料基体301，因而可提供高电容。再者，本发明可通过缩短前述平板电极302a，302b之间的距离，进一步提高该电容元件30的电容。再者，该电容元件30通过前述第一垂直导线304a与第二垂直导线304b的设计，可利于多个该电容元件30彼此垂直堆叠，并且通过第一垂直导线304a与第二垂直导线304b建立垂直导通连线。因此，本发明也可以在该晶片3上制作具有垂直堆叠结构的电容元件。
本发明提供的前述电容元件30的制造方法，将通过以下具体实施例配合附图予以详细说明如下。图5A至图5E是本发明前述电容元件30的制造方法的一第一具体实施例的各步骤对应截面结构示意图。在第一具体实施例中，参考图5A，首先提供一半导体衬底(晶片)3，至少一主动元件32形成于该半导体衬底3的一第一表面上(在此定义为该半导体衬底3的主动面)。接着，形成至少一空腔300于该半导体衬底3的一预定区域内相对于这些主动元件32。也就是说，该空腔300是从相对于该第一表面的一第二表面延伸进入该半导体衬底3内。在第一具体实施例中，本发明可以干刻蚀或感应耦合等离子体(ICP)刻蚀方式形成该空腔300于该半导体衬底3中。图5A虽例示说明该空腔300形成于这些主动元件32的相对侧，但该空腔300也可形成于与这些主动元件32同侧的该半导体衬底3中。参考图5B，将一高介电常数例如大于1000的介电材料基体301填入该空腔300内并通过一粘着层306而贴合于该半导体衬底3内，该介电材料基体301可以是经过高温烧结后的钛酸钡(BaTiO3)材料，再填入该空腔300内，而其介电常数是达数千至数万。参考图5C，形成多个彼此平行的平板状引线孔302垂直贯穿该介电材料基体301，并且这些平板状引线孔302分成一组第一平板状引线孔302及一组第二平板状引线孔302(请配合参考图4A)。这些第一平板状引线孔302及这些第二平板状引线孔302彼此平行交错配置于该介电材料基体301，这些第一平板状引线孔302朝该介电材料基体301的一侧边延伸，而这些第二平板状引线孔302朝该介电材料基体301相对的另一侧边延伸。在本发明中可以感应耦合等离子体刻蚀方式或雷射钻孔方式在该介电材料基体301形成这些平板状引线孔302。参考图5D，接着，使用电镀或物理气相沉积(PVD)或化学气相沉积方式将导电材料例如铝、铜、钨或多晶硅沉积于这些第一及第二平板状引线孔302内，以分别形成多个第一平板电极302a及多个第二平板电极302b，并且这些第一平板电极302a与这些第二平板电极302b彼此平行交错配置于该介电材料基体301。在这一工艺步骤，本发明同时形成一导线图案于该半导体衬底3的第二表面上。请参考图4A及图5D，该导线图案包括一第一共同导线303a、一第二共同导线303b、一第一平行导线305a及一第二平行导线305b。该第一共同导线303a及该第二共同导线303b分别连接这些第一平板电极302a及这些第二平板电极302b，并且该第一平行导线305a连接最外侧的一该第一平板电极302a及该第二平行导线305b连接最外侧的一该第二平板电极302b。直至此工艺步骤，本发明即完成该电容元件30的主要结构，是一种多层式金属-介电层-金属电容元件(MIM capacitor)结构。参考图5E，接着利用硅导孔(TSV)技术形成一对垂直贯穿孔304分别于该介电材料基体301两对侧，并分别垂直通过该第一平行导线305a及该第二平行导线305b以及该半导体衬底3。接着，以电镀或物理气相沉积(PVD)或化学气相沉积方式将相同于该第一平板电极302a及该第二平板电极302b的导电材料填入该对垂直贯穿孔304，以分别形成一第一垂直导线304a及一第二垂直导线304b。如此一来，该第一平行导线305a连接于最外侧的该第一平板电极302a与该第一垂直导线304a之间，而该第二平行导线305b连接于最外侧的该第二平板电极302b与该第二垂直导线304b之间。此外，在这一工艺步骤，本发明同时形成一对第一电性接触307a分别于该第一垂直导线304a的两端及一对第二电性接触307b分别于该第二垂直导线304b的两端。参见图5F，形成多个导电性焊垫308于该半导体衬底3的第一表面下方，并形成多个导电凸块例如锡球309分别接合于该半导体衬底3的第二表面下方的该第一电性接触307a、该第二电性接触307b及这些导电性焊垫308。
本发明通过该电容元件30的第一垂直导线304a及第二垂直导线304b的设计，可做多个前述电容元件30的垂直堆叠。参考图6，本发明是可将图5E所示制作完成的多个该电容元件30a、30b、30c垂直堆叠，使这些电容元件的第一垂直导线304a及这些电容元件的第二垂直导线304b分别彼此对齐接合，以建立这些电容元件30a、30b、30c的垂直导通连线，并且通过该电容元件30c下方的锡球309与外界建立电连接。如此一来，本发明即可完成具有垂直堆叠结构的电容元件。
本发明是可先将具有高介电常数例如大于1000的介电材料经过高温烧结后制作成该介电材料基体301。之后，再将成型的该介电材料基体301以粘着层306贴合于该半导体衬底3的预留空腔300内部，后续再以低温工艺于该半导体衬底3制作该电容元件30。本发明该电容元件30具有多个垂直式平板电极及高介电常数的介电材料，可提供高电容，并且可进一步通过调整垂直式平板电极的数目及彼此的间距，进一步提高该电容元件30的电容。再者，本发明的该电容元件30的制造方法是可将该电容元件30直接制作在具有主动元件32的该半导体衬底3上，而与这些主动元件32共同整合在该半导体衬底3上，可减少电容元件组装的成本并且可缩短与这些主动元件32之间的距离，降低寄生电感，减少主动元件32的杂讯。
图7A至图7F是本发明电容元件的制造方法的一第二具体实施例的各工艺步骤对应的截面结构示意图。参见图7A，首先提供一半导体衬底4，该半导体衬底4的一第一表面上形成至少一个主动元件42。接着，形成至少一空腔400于该半导体衬底4的一预定区域内相对于这些主动元件42。也就是说，该空腔400是从相对于该第一表面的一第二表面延伸进入该半导体衬底4内。在第二具体实施例中，本发明可以干刻蚀或感应耦合等离子体(ICP)刻蚀方式形成该空腔400于该半导体衬底4中。图7A虽例示说明该空腔400形成于这些主动元件42的相对侧，但该空腔400亦可形成于与这些主动元件42同侧的该半导体衬底4中。参见图7B，将一高介电常数例如大于1000的介电材料基体401填入该空腔400内并通过一粘着层406而贴合于该半导体衬底4内。该介电材料基体401可以是经过高温烧结后的钛酸钡(BaTiO3)材料，再填入该空腔400内，而其介电常数达数千至数万。参考图7C，形成多个彼此平行的第一平板状引线孔402垂直贯穿该介电材料基体401，例如可以感应耦合等离子体刻蚀方式或雷射钻孔方式在该介电材料基体401形成这些第一平板状引线孔402。这些第一平板状引线孔402是朝该介电材料基体401的一侧边延伸(图7C未示出)。接着，参考图7D，使用电镀或物理气相沉积(PVD)或化学气相沉积方式将导电材料例如铝、铜、钨或多晶硅沉积于这些第一平板状引线孔402内，以分别形成多个第一平板电极402a。参见图7E，接着例如以感应耦合等离子体刻蚀方式或雷射钻孔方式形成多个第二平板状引线孔403垂直贯穿该介电材料基体401并且与这些第一平板电极402a呈彼此平行交错配置关系。这些第二平板状引线孔403是朝该介电材料基体401相对的另一侧边延伸(图7E未示出)。在此工艺步骤，本发明可通过已填入这些第一平板状引线孔402内的导电材料增加该介电材料基体401的支撑力，以利于这些第二平板状引线孔403的形成。接下来，使用电镀或物理气相沉积(PVD)或化学气相沉积方式将相同于第一平板电极402a的导电材料沉积于这些第二平板状引线孔403内，以形成多个第二平板电极403a，并且这些第一平板电极402a与这些第二平板电极403a是彼此平行交错配置于该介电材料基体401。在这一工艺步骤，本发明同时形成一导线图案于该半导体衬底4的第二表面上。请同时配合参考图4A，该导线图案包括一第一共同导线(相同于图4A的第一共同导线303a)、一第二共同导线(相同于图4A的第二共同导线303b)、一第一平行导线404及一第二平行导线405。该第一共同导线及该第二共同导线分别连接这些第一平板电极402a及这些第二平板电极403a，并且该第一平行导线404连接最外侧的一该第一平板电极402a及该第二平行导线405连接最外侧的一该第二平板电极403a。参考图7F，接着利用硅导孔(TSV)技术形成一对垂直贯穿孔407分别于该介电材料基体401两对侧，并分别垂直通过该第一平行导线404及该第二平行导线405以及该半导体衬底4。接着，以电镀或物理气相沉积(PVD)或化学气相沉积方式将相同于该第一平板电极402a及该第二平板电极403a的导电材料填入该对垂直贯穿孔407，以分别形成一第一垂直导线407a及一第二垂直导线407b。如此一来，该第一平行导线404是连接于最外侧的该第一平板电极402a与该第一垂直导线407a之间，而该第二平行导线405连接于最外侧的该第二平板电极403b与该第二垂直导线407b之间。此外，在此一工艺步骤，本发明同时形成一对第一电性接触408a分别于该第一垂直导线407a的两端及一对第二电性接触408b分别于该第二垂直导线407b的两端。如此一来，即完成本发明具垂直电连接的电容元件的主要结构。
本发明电容元件的制造方法的第二具体实施例是采用两阶段式挖孔填孔方式，是于该介电材料基体401形成多个第一平板状引线孔后，先填入导电材料于这些第一平板状引线孔，以提高该介电材料基体401的支撑力。接着，形成多个第二平板状引线孔于该介电材料基体401中并与这些第一平板状引线孔交错配置，再填入导电材料于这些第二平板状引线孔内。根据本发明的第二具体实施例即可制作电极板数目更多及电极板间距更小的高电容电容元件。
以上所述仅为本发明之具体实施例而已，并非用以限定本发明之申请专利范围；凡其它未脱离本发明所揭示之精神下所完成的等效改变或修饰，均应包括在本发明的范围内。
Claims (24)
1.一种电容元件，其特征在于，该元件包括：
一半导体衬底，具有至少一主动元件；
至少一电容元件，形成于所述半导体衬底中一预定区域，所述电容元件包括：
一介电材料基体，位于所述半导体衬底中所述预定区域；
多个第一平板电极，从所述半导体衬底的一表面垂直延伸于所述介电材料基体中而彼此平行配置；
一第一共同导线，形成于所述半导体衬底的所述表面上，并电连接所述多个第一平板电极；
多个第二平板电极，从所述半导体衬底的所述表面垂直延伸于所述介电材料基体中，并与所述多个第一平板电极交错平行配置；及
一第二共同导线，相对于所述第一共同导线而形成于所述半导体衬底的所述表面上，并电连接所述多个第二平板电极。
2.如权利要求1所述的电容元件，其特征在于，所述电容元件包括一第一垂直导线、一第一平行导线、一第二垂直导线及一第二平行导线，所述第一垂直导线贯穿所述半导体衬底及所述第一平行导线形成于所述半导体衬底的所述表面上，并电连接所述第一垂直导线与最外侧的所述第一平行电极，所述第二垂直导线相对于所述第一垂直导线贯穿所述半导体衬底及所述第二平行导线形成于所述半导体衬底的所述表面上，并电连接所述第二垂直导线与最外侧的所述第二平行电极。
3.如权利要求1所述的电容元件，其特征在于，所述介电材料基体的介电常数大于1000。
4.如权利要求1所述的电容元件，其特征在于，该电容元件包括一粘着层接合于所述介电材料基体与所述半导体衬底之间。
5.如权利要求2所述的电容元件，其特征在于，该电容元件包括一粘着层接合于所述介电材料基体与所述半导体衬底之间。
6.如权利要求1所述的电容元件，其特征在于，所述电容元件与所述至少一主动元件位于所述半导体衬底的同侧或对侧。
7.如权利要求2所述的电容元件，其特征在于，该电容元件还包括至少一权利要求2所述的电容元件堆叠于所述电容元件的所述表面上，并且所述多个电容元件的所述多个第一垂直导线及所述多个第二垂直导线分别对齐接合。
8.如权利要求7所述的电容元件，其特征在于，该电容元件还包括多个导电凸块形成于最下方的所述电容元件的另一表面下方，并分别与所述多个第一垂直导线、所述多个第二垂直导线电性接触。
9.如权利要求2所述的电容元件，其特征在于，所述介电材料基体的介电常数大于1000。
10.如权利要求7所述的电容元件，其特征在于，所述电容元件的所述介电材料基体的介电常数大于1000。
11.一种电容元件制造方法，其特征在于，该方法包括：
提供一半导体衬底，所述半导体衬底具有至少一主动元件；
形成至少一空腔于所述半导体衬底中一预定区域；
填入一介电材料基体于所述空腔中；
形成多个彼此平行的平板状引线孔垂直贯穿所述介电材料基体；及
形成多个平板电极于所述平板状引线孔内并同时形成一导线图案于所述半导体衬底的一表面上，其中所述多个平板电极包括彼此交错配置的第一组平板电极及第二组平板电极，所述导线图案包括一第一共同导线连接所述多个第一组平板电极、一第二共同导线连接所述多个第二组平板电极、一第一平行导线连接所述第一组平板电极的最外侧平板电极及一第二平行导线连接所述第二组平板电极的最外侧平板电极。
12.如权利要求11所述的电容元件制造方法，其特征在于，该方法还包括：
形成一对垂直贯穿孔分别于所述介电材料基体对侧并且通过所述半导体衬底；及
形成一第一垂直导线及一第二垂直导线分别于所述垂直贯穿孔内，并且所述第一垂直导线连接所述第一平行导线，及所述第二垂直导线连接所述第二平行导线。
13.如权利要求11所述的电容元件制造方法，其特征在于，该方法还包括以一粘着层接合所述介电材料基体与所述半导体衬底。
14.如权利要求12所述的电容元件制造方法，其特征在于，该方法还包括以一粘着层接合所述介电材料基体与所述半导体衬底。
15.如权利要求11所述的电容元件制造方法，其特征在于，所述形成多个彼此平行的平板状引线孔垂直贯穿所述介电材料基体的步骤包括同时形成第一组彼此平行的平板状引线孔及第二组彼此平行的平板状引线孔，并且所述多个第一组平板状引线孔与所述多个第二组平板状引线孔交错配置。
16.如权利要求12所述的电容元件制造方法，其特征在于，所述形成多个彼此平行的平板状引线孔垂直贯穿所述介电材料基体的步骤包括同时形成第一组彼此平行的平板状引线孔及第二组彼此平行的平板状引线孔，并且所述多个第一组平板状引线孔与所述多个第二组平板状引线孔交错配置。
17.如权利要求11所述的电容元件制造方法，其特征在于，所述介电材料基体的介电常数大于1000。
18.如权利要求12所述的电容元件制造方法，其特征在于，所述介电材料基体的介电常数大于1000。
19.一种电容元件制造方法，其特征在于，该方法包括：
提供一半导体衬底，所述半导体衬底具有至少一主动元件；
形成至少一空腔于所述半导体衬底中一预定区域；
填入一介电材料基体于所述空腔中；
形成多个彼此平行的第一平板状引线孔垂直贯穿所述介电材料基体；
形成多个第一平板电极于所述第一平板状引线孔内；
形成多个彼此平行的第二平板状引线孔垂直贯穿所述介电材料基体，并与所述多个第一平板电极交错配置；及
形成多个第二平板电极于所述第二平板状引线孔内并同时形成一导线图案于所述半导体衬底的一表面上，其中所述导线图案包括一第一共同导线连接所述多个第一平板电极、一第二共同导线连接所述多个第二平板电极、一第一平行导线连接最外侧的所述第一平板电极及一第二平行导线连接最外侧的所述第二平板电极。
20.如权利要求19所述的电容元件制造方法，其特征在于，该方法还包括：
形成一对垂直贯穿孔分别于所述介电材料基体对侧并且通过所述半导体衬底；及
形成一第一垂直导线及一第二垂直导线分别于所述垂直贯穿孔内，并且所述第一垂直导线连接所述第一平行导线及所述第二垂直导线连接所述第二平行导线。
21.如权利要求19所述的电容元件制造方法，其特征在于，该方法还包括以一粘着层接合所述介电材料基体与所述半导体衬底。
22.如权利要求20所述的电容元件制造方法，其特征在于，该方法还包括以一粘着层接合所述介电材料基体与所述半导体衬底。
23.如权利要求19所述的电容元件制造方法，其特征在于，所述介电材料基体的介电常数大于1000。
24.如权利要求20所述的电容元件制造方法，其特征在于，所述介电材料基体的介电常数大于1000。
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