CN101675512A - 半导体器件中的分隔层的形成 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 230000015572 biosynthetic process Effects 0.000 title claims description 11
- 239000000463 material Substances 0.000 claims abstract description 37
- 229910052751 metal Inorganic materials 0.000 claims description 58
- 239000002184 metal Substances 0.000 claims description 58
- 238000000034 method Methods 0.000 claims description 34
- 238000005498 polishing Methods 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 2
- 239000001301 oxygen Substances 0.000 claims description 2
- 229910052760 oxygen Inorganic materials 0.000 claims description 2
- 125000006850 spacer group Chemical group 0.000 claims 1
- 238000000926 separation method Methods 0.000 abstract description 3
- 238000002955 isolation Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 179
- 238000005516 engineering process Methods 0.000 description 10
- 238000003486 chemical etching Methods 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 6
- 239000000428 dust Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 description 5
- 206010010144 Completed suicide Diseases 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 125000001309 chloro group Chemical group Cl* 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- -1 molybdenum nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- HWEYZGSCHQNNEH-UHFFFAOYSA-N silicon tantalum Chemical compound [Si].[Ta] HWEYZGSCHQNNEH-UHFFFAOYSA-N 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- AGDGPIPRLIPOPB-UHFFFAOYSA-N [La].[Ta] Chemical compound [La].[Ta] AGDGPIPRLIPOPB-UHFFFAOYSA-N 0.000 description 1
- SXSVTGQIXJXKJR-UHFFFAOYSA-N [Mg].[Ti] Chemical compound [Mg].[Ti] SXSVTGQIXJXKJR-UHFFFAOYSA-N 0.000 description 1
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 1
- RQQRTMXCTVKCEK-UHFFFAOYSA-N [Ta].[Mg] Chemical compound [Ta].[Mg] RQQRTMXCTVKCEK-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000000908 ammonium hydroxide Substances 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- DRIUWMIAOYIBGN-UHFFFAOYSA-N lanthanum titanium Chemical compound [Ti][La] DRIUWMIAOYIBGN-UHFFFAOYSA-N 0.000 description 1
- 239000003550 marker Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- MTPVUVINMAGMJL-UHFFFAOYSA-N trimethyl(1,1,2,2,2-pentafluoroethyl)silane Chemical compound C[Si](C)(C)C(F)(F)C(F)(F)F MTPVUVINMAGMJL-UHFFFAOYSA-N 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- Element Separation (AREA)
- Thin Film Transistor (AREA)
Abstract
半导体器件(101)形成于半导体层(107)中。在半导体层(107)上方形成第一栅极电介质层(109)。在第一栅极电介质层(109)上方形成第一传导层(111)。在第一传导层上方形成第一分隔层(113)。在半导体层(107)中形成将第一台面(201)和第二台面(203)分隔的槽(205)。用隔离材料(401)填充槽(205)直到高于第一传导层(111)的顶表面的高度。将第一传导层(111)从第二台面(203)移除。在第一台面(203)的第一分隔层(113)上方和第二台面(203)上方形成第二传导层(703)。进行平坦化蚀刻以从第一台面(201)上方移除第二传导层(703)。在第一台面(201)中形成第一类型的第一晶体管(1201)并在第二台面(203)中形成第二类型的第二晶体管(1203)。
Description
背景技术
发明领域
[0001]本发明总体上涉及半导体器件，尤其涉及具有分隔地形成的层的半导体器件的形成。
相关技术描述
[0002]在一些集成电路中，希望在不同的时间和/或用不同的材料形成不同器件的对应层。一个例子是集成电路的P-沟道型和N-沟道型晶体管的栅极的形成。可能希望P-沟道型晶体管的栅极是一种材料而N-沟道型晶体管的栅极是第二种材料，以为每个晶体管提供不同的阈值电压。
[0003]然而，用常规方法形成如此结构面临挑战。所希望的是一种改进的技术，用于形成具有不同材料的对应结构的集成电路。
附图说明
[0004]通过参考附图，本领域技术人员可以更好地理解本发明，其多个目的、特征和优点也显而易见。
[0005]图1-12是根据本发明一个实施例的不同制造阶段的晶片的各个阶段的侧面截图。
[0006]除非有其它注明，不同附图中相同的参考标记的使用指代同一事项。附图没必要依比例绘制。
具体实施方式
[0007]下面阐述对实行本发明的方式的详细描述。以下描述仅是为了阐述发明，但并不被视作进行限制。
[0008]图1-12是根据本发明一个实施例的被用于形成具有不同材料的栅极的晶体管的集成电路的晶片的各个阶段的侧面截图。
[0009]图1示出晶片101的侧面截图。在所示实施例中，晶片101具有绝缘体上半导体(SOI)配置。在所示实施例中，晶片101包括衬底层103(例如为硅、硅锗)、位于层103上的绝缘体层105(例如二氧化硅)、位于绝缘体层105上的半导体层107(例如单晶硅)和位于层107上的栅极电介质层109。在一个实施例中，栅极电介质层109从层107中通过氧化工艺生长。在其它实施例中，电介质层109可以是电介质材料(例如高K电介质材料，如氧化铪或其他的金属氧化物)的淀积层。晶片101包括位于栅极电介质层109上的传导栅电极层111。在一个实施例中，层111是传导金属材料(例如碳化钽、碳化钛、钽镁碳化物、钛镁碳化物、钛镧碳化物、钽镧碳化物、钛硅氮化物、钽硅氮化物、氮化钽、钽硅氮化物、氮化钛或氮化钼)。在一个实施例中，层111具有50-100埃的厚度范围，但是可能在其他的实施例中具有其他厚度。层113位于层111之上。在一个实施例中，层113后来被用作分隔层和抛光停止层。在一个实施例中，层113有100-150埃的厚度范围，并且是由氮化物制成的，但在其他实施例中可能是其他的厚度和/或由其他材料制成的。
[0010]在一个实施例中，半导体层107可在晶片101上包括阱掺杂物用于后续形成的晶体管。在一个实施例中，层107的一部分会用N-型掺杂物(磷、砷、锑)掺杂，而另一部分会用P-型掺杂物(硼、铟)掺杂。
[0011]图2是在晶片101中形成台面201和203后的晶片101的侧面截图。在一个实施例中，通过在晶片101上方形成例如光致抗蚀剂(未示出)的图案掩模并移除掩模外的层113、111、109和107的材料以形成槽205，从而形成台面201和203。在一个实施例中，用适合移除那些材料的化学蚀刻进行蚀刻，来移除那些层的材料。然后移除掩模。
[0012]图3示出间隔物301和303分别形成在台面201和203的侧壁上之后的晶片101的侧面截图。在一个实施例中，间隔物301和303是由氮化硅制成的。在一个实施例中，通过在晶片101上方淀积共形材料层然后各向异性地蚀刻该层，来形成间隔物301和303。在一个实施例中，用于形成间隔物301和303的层具有范围为200-300埃的厚度，但在其它实施例中可能具有其他的厚度和/或由其他材料制成。在后续工艺中，间隔物301和303覆盖至少层111的侧壁并保护层111。
[0013]图4是在围绕台面201和203的槽205中形成隔离材料401之后的晶片101的侧面截图。在一个实施例中，隔离材料401是由电介质材料(例如二氧化硅)制成的。在一个实施例中，电介质材料共形地形成在晶片101上方，其厚度足够填充槽。晶片101然后被平坦化(例如利用化学机械抛光(CMP)工艺)以移除台面上方的槽填充材料。层113用做化学机械抛光的抛光停止。
[0014]图5是从台面203移除层113、栅电极层111、电介质层109的材料之后的晶片101的侧面截图。在一个实施例中，通过选择性地在台面201上方形成例如光致抗蚀剂的掩模(未示出)并暴露台面203，来移除该材料。为了移除那些层，通过对那些层进行适当的化学蚀刻，然后暴露的台面203的层被移除。例如，如果层113是氮化硅，则热磷酸的化学蚀刻或含氟气体的干法蚀刻可用来移除台面203中的层。在层111是碳化钽或氮化钛的例子中，可使用氢氧化铵、过氧化氢和水的化学蚀刻。在一个例子中，HCI气体气氛中的退火可用来移除栅极电介质层109。
[0015]在图5的实施例中，移除台面203的电介质层109。然而，在其他实施例中，不移除电介质层109。在某些这种实施例中，台面203的电介质层109会在含氧气氛中被退火以修复来自层111的移除的损伤。在该退火期间，台面201的层111会受到层113和间隔物301的保护，免于退火中的氧化效应。
[0016]图6是在台面203的层107上形成锗硅层601之后的晶片101的侧面截图。在一个实施例中，锗硅层601具有25-100埃的厚度范围，但在其他的实施例中可以是其它厚度。在层107是硅的一个实施例中，层601外延生长在层107上。在一个实施例中，锗硅层可以包含在锗硅层生长期间并入的硼掺杂。锗硅层601被用于修正后来形成的台面203中的P-沟道晶体管的阈值电压。
[0017]在此处描述的工艺的一个优点是它可以允许台面203的晶体管具有与台面201的晶体管分隔地形成的半导体层，其中分隔地形成的半导体层是在形成栅电极层111之后形成的。
[0018]在一些实施例中，在形成电介质层109和层111之前，锗硅层可形成在层107的将形成台面203的区域中，而不在形成台面201的区域中。在其他实施例中，P-沟道晶体管的有源区不包括锗硅层，而是完全从层107形成。在其他实施例中，层601可由其他材料(例如掺碳的硅、锗、砷化镓、掺杂硅)制成。
[0019]图7是在晶片101上方形成栅极电介质层701和栅电极层703之后的晶片101的侧面截图。在一个实施例中，栅极电介质层701是由氧化铪制成的，而且具有10-60埃的厚度范围，但是在其它实施例中可以是其他的厚度和/或由其他栅极电介质材料制成。在一个实施例中，电介质层701和电介质层109可以是不同的材料。在栅极电介质层109不从台面203移除的一些实施例中，电介质层701(例如氧化铝、氧化镧)会在台面203中的层109上形成。在层109不被移除的实施例中，层701的厚度是在2-15埃的范围。在层109在台面203中不被移除的其他实施例中，不会形成栅极电介质层701。
[0020]制成层703的材料可以为后来在台面203中形成晶体管提供适当的功函数。在将形成P-沟道晶体管的实施例中，层703可以由例如氮化钼或氮化钛制成。可以通过化学或物理汽相淀积或原子层淀积工艺来淀积层703，但在其他实施例中可以用其他方法淀积。
[0021]在N-沟道晶体管将在台面201中形成并且P-沟道晶体管将在台面203中形成的实施例中，层111和层703可以由不同材料制成。例如，层111可以由碳化钽制成，层703可以由氮化钼制成。在一些实施例中，层111和层703均会由氮化钛制成，但每层会具有不同的氮浓度。在其他实施例中，层111和703可由相同材料制成。
[0022]图8示出已经对晶片101进行平坦化(例如CMP)工艺以移除台面201上方的层703的材料和层701的材料之后的晶片101的侧面截图。在所示的实施例中，层113用作平坦化停止。利用平坦化工艺允许在不使用掩模来移除的情况下从台面201移除栅电极层703的材料。
[0023]图9是已经从台面201移除层113的材料之后的晶片101的侧面截图。在一个实施例中，通过在台面203被掩模(未示出)覆盖的区域蚀刻晶片101，来移除层113的氮化物。
[0024]图10是互连材料(例如掺杂多晶硅或其他类型的传导材料)的共形层1001在包括上面的台面201和203的晶片101上方形成后的晶片101的侧面截图。
[0025]图11是形成栅极层叠1101和1103之后的晶片101的侧面截图。通过图案化台面201中的层1001和层111形成栅极层叠1101。通过图案化台面203中的层1001和层703形成栅极层叠1103。并且从层1001形成的是隔离材料401上的互连结构1105。在一个实施例中，互连结构1105会将两个栅极电耦合。
[0026]在一个实施例中，通过在晶片101上方形成掩模(例如光致抗蚀剂)并蚀刻层1001来形成栅极层叠1101、1103和互连结构1105。
[0027]而且，在一个实施例中，会用相同的化学蚀刻一起蚀刻层111和703。例如，当层111是由碳化钽制成且层703是由氮化钼制成时，两层都可用氯基或氟基等离子体化学蚀刻进行蚀刻。
[0028]在此描述的工艺的一个优点是，其允许栅电极层111和703为不同的厚度，以考虑那些层的不同材料的不同的蚀刻速率。例如，当层111由碳化钽制成且层703由氮化钼制成时，无论是氯基或是氟基等离子体化学蚀刻，氮化钼会更快地蚀刻。因此，考虑到层的不同蚀刻速率，对于在此描述的工艺，层703可以做得比的层111更厚。由于考虑到蚀刻速率的不同，层703可以做得更厚，电介质层701(和可能的层601)不会被用于蚀刻层111和703的蚀刻剂显著蚀刻，因为层111和703会大约同时被移除。
[0029]在其他实施例中，可以在不同时间蚀刻台面201和203，以形成栅极层叠1101和1103。
[0030]图12示出形成源极/漏极区(用于MOSFET的电流端子区)之后的晶片101的侧面截图。通过对这些区注入杂质，以在台面201中形成源极/漏极区1209和1211并在台面203中形成源极/漏极区1213和1215。例如，当晶体管1201是N-沟道晶体管且晶体管1203是P-沟道晶体管时，会用N型杂质(例如磷、砷)注入台面201的层107中的源极/漏极区1209和1211，并且会用P型杂质(例如硼)注入台面203的层107和601的源极/漏极区1213和1215。
[0031]在栅极层叠1101上形成间隔物1205，且在栅极层叠1103上形成间隔物1207。在一个实施例中，源极/漏极区的轻掺杂扩展先于间隔物1205和1207而形成，重掺杂源极/漏极区在间隔物后形成。在一个实施例中，如所示，间隔物会包括多个间隔物。仍如图12所示，硅化结构1217和1219分别在源极/漏极区1209和1211上形成，且硅化结构1225和1227分别在源极/漏极区1213和1215上形成。硅化结构1221和1223分别在台面201和203的层1001的部分上形成。硅化结构1229在互连结构1105上形成。
[0032]在后续工艺中，在图12所示的阶段后，可以在晶片101上形成其它结构。例如可以在晶片101上形成其他层间电介质、传导互连结构和传导通孔。随后可以形成外部传导结构(例如结合焊盘)。随后可以将晶片101切割进不同的集成电路中。如图12所示，每个集成电路可以包括多个晶体管。
[0033]虽然在所示实施例中首先形成用于N-沟道晶体管1201的栅电极层(层111)，但是在其他实施例中，可以首先形成用于P-沟道晶体管的栅电极层，其中栅电极的那部分从N-沟道台面被移除。并且，在晶片101是体硅晶片的一些实施例中，用于隔离台面的槽会比浅阱掺杂更深。而且，在其他实施例中，虽然层111和703均描述为由金属材料制成，其中一层或两层可以用其他类型的传导材料(例如掺杂多晶硅)制成。
[0034]如前所述，本文阐述的上述技术可以有利地允许不同类型的晶体管(例如不同传导类型晶体管)的结构的分隔形成。因此，对于集成电路的N-沟道和P-沟道晶体管，可以分隔地形成诸如栅极、栅极电介质和/或有源层的部分的结构。这可以使集成电路的设计和制造更加灵活。
[0035]在一个实施例中，形成半导体器件的方法包括，在半导体层上方形成第一栅极电介质层、在第一栅极电介质层上方形成第一传导层，以及在第一传导层上方形成第一分隔层。该方法还包括，在形成第一分隔层之后，在半导体层中形成将第一台面和第二台面分隔的槽。第一台面和第二台面均包括第一栅极电介质层的一部分、第一传导层的一部分、第一分隔层的一部分和半导体层的一部分。该方法还包括，用隔离材料填充槽直到高于第一传导层的顶表面的高度、将第一传导层的一部分从第二台面移除，以及在将第一传导层的一部分从第二台面移除之后，在第一台面的第一分隔层的一部分上方和第二台面上方形成第二传导层。该方法还包括，执行平坦化以从第一台面上方移除第二传导层，以及在第一台面中形成第一类型的第一晶体管并在第二台面中形成第二类型的第二晶体管。
[0036]在另一实施例中，一种形成半导体器件的方法包括，在半导体层上方形成电介质层、在电介质层上方形成第一金属层、在第一金属层上方形成分隔层，以及形成隔离材料以使半导体层的第一部分、电介质层的第一部分、第一金属层的第一部分、分隔层的第一部分与半导体层的第二部分、电介质层的第二部分、第一金属层的第二部分、分隔层的第二部分分隔。隔离材料的高度高于第一金属层的顶表面。该方法还包括，移除第一金属层的第二部分，以及在移除第一金属层的第二部分之后，在分隔层的第一部分和半导体层的第二部分上方形成第二金属层。该方法还进一步包括，执行平坦化以从分隔层的第一部分上方将第二传导层移除，以及在半导体层的第一部分中形成第一类型的第一晶体管的一部分。第一晶体管的栅电极包括第一金属层的第一部分的一部分。该方法包括，在半导体层的第二部分中形成第二类型的第二晶体管的一部分。第二晶体管的栅电极包括第二金属层的一部分。
[0037]在一个实施例中，一种制造半导体器件结构的方法包括形成被隔离区分隔的第一层叠和第二层叠。第一层叠包括第一半导体层的第一部分、在第一半导体层的第一部分上方的第一栅极电介质层的第一部分、在第一栅极电介质层的第一部分上方的第一金属层的第一部分和在第一金属层的第一部分上方的分隔层的第一部分。第二层叠包括第一半导体层的第二部分、在第一半导体层的第二部分上方的第一栅极电介质层的第二部分、在第一栅极电介质层的第二部分上方的第一金属层的第二部分和在第一金属层的第二部分上方的分隔层的第二部分。隔离区的高度高于第一金属层的顶表面。该方法还包括，移除第一金属层的第二部分，以及淀积第二金属层，由此第二金属层的第一部分在分隔层的第一部分上方，并且第二金属层的第二部分在半导体层的第二部分上方。该方法还包括在留下第二金属层的第二部分时，移除第二金属层的第一部分。
[0038]尽管已经示出和阐述了本发明特定的实施例，对本领域技术人员应该明白，基于此处的教导，可以在不脱离本发明及其包含的广泛内容的情况下作出进一步的变化和改进，因此，随附的权利要求在其范围内将包含所有在本发明的真实思想和范围内的这种变化和修改。
Claims (21)
1.一种形成半导体器件的方法，包括：
在半导体层上方形成第一栅极电介质层；
在所述第一栅极电介质层上方形成第一传导层；
在所述第一传导层上方形成第一分隔层；
在形成所述第一分隔层之后，在所述半导体层中形成槽，所述槽使第一台面和第二台面分隔；其中所述第一台面和所述第二台面每个均包括所述第一栅极电介质层的一部分、所述第一传导层的一部分、所述第一分隔层的一部分和所述半导体层的一部分；
用隔离材料填充所述槽直到高于所述第一传导层的顶表面的高度；
从所述第二台面移除所述第一传导层的所述部分；
在从所述第二台面移除所述第一传导层的所述部分之后，在所述第一台面所述第一分隔层的所述部分上方和所述第二台面上方形成第二传导层；
执行平坦化，以从所述第一台面上方移除所述第二传导层；以及
在所述第一台面中形成第一类型的第一晶体管并在所述第二台面中形成第二类型的第二晶体管。
2.根据权利要求1所述的方法，其中形成所述第一传导层的步骤的进一步特征在于：所述第一传导层包括金属。
3.根据权利要求1所述的方法，其中形成所述第二传导层的步骤的进一步特征在于：所述第二传导层包括金属。
4.根据权利要求3所述的方法，其中形成所述第一传导层的步骤的进一步特征在于：所述第一传导层包括与所述第二传导层金属不同类型的金属。
5.根据权利要求1所述的方法，进一步包括：
在形成所述第二传导层的步骤之前，从所述第二台面移除所述栅极电介质层的所述部分；以及
在从所述第二台面移除所述栅极电介质层的所述部分步骤之后并且在形成所述第二传导层的步骤之前，在所述第二台面上外延地生长第二半导体层。
6.根据权利要求1所述的方法，进一步包括：
在所述第一台面周围形成第一侧壁间隔物；
在所述第二台面周围形成第二侧壁间隔物。
7.根据权利要求1所述的方法，进一步包括：在从所述第二台面移除所述第一传导层的所述部分的步骤之后并且在形成所述第二传导层之前，执行退火。
8.根据权利要求1所述的方法，进一步包括：
在从所述第二台面移除所述第一传导层的所述部分的步骤之后，在所述第二台面所述第一栅极电介质层的所述部分上形成第二栅极电介质层。
9.根据权利要求1所述的方法，进一步包括：选择性地掺杂所述半导体层，使得所述第一台面所述半导体层的所述部分具有与所述第二台面所述半导体层的所述部分不同的传导类型。
10.根据权利要求1所述的方法，进一步包括：
从所述第二台面移除所述第一栅极电介质层的所述部分；以及
在从所述第二台面移除所述第一栅极电介质层的所述部分的步骤之后，在所述第二台面上形成第二栅极电介质层。
11.根据权利要求1所述的方法，其中形成所述第一栅极电介质层的步骤的进一步特征在于：所述第一栅极电介质层包括金属和氧。
12.根据权利要求1所述的方法，其中形成所述第一分隔层的步骤的进一步特征在于：所述第一分隔层包括氮化物。
13.根据权利要求1所述的方法，进一步包括：在填充所述槽的步骤之后并且在从所述第二台面移除所述第一传导层的所述部分的步骤之前，执行化学机械抛光。
14.一种形成半导体器件的方法，包括：
在半导体层上方形成电介质层；
在所述电介质层上方形成第一金属层；
在所述第一金属层上方形成分隔层；
形成隔离材料，所述隔离材料将所述半导体层的第一部分、所述电介质层的第一部分、所述第一金属层的第一部分、所述分隔层的第一部分与所述半导体层的第二部分、所述电介质层的第二部分、所述第一金属层的第二部分、所述分隔层的第二部分分隔开，其中所述隔离材料具有高于所述第一金属层顶表面的高度；
移除所述第一金属层的所述第二部分；
在移除所述第一金属层的所述第二部分之后，在所述分隔层的所述第一部分和所述半导体层的所述第二部分上方形成第二金属层；
执行平坦化，以从所述分隔层的所述第一部分上方移除所述第二金属层；以及
在所述半导体层的所述第一部分中形成第一类型的一部分第一晶体管，其中所述第一晶体管的栅电极包括所述第一金属层第一部分的一部分，以及在所述半导体层的第二部分中形成第二类型的一部分第二晶体管，其中所述第二晶体管的栅电极包括所述第二金属层的一部分。
15.根据权利要求14所述的方法，其中形成所述第二金属层的步骤进一步的特征在于：所述第二金属层具有与所述第一金属层的金属类型不同的金属类型。
16.根据权利要求14所述的方法，进一步包括：
移除所述电介质层的所述第二部分；以及
在移除所述电介质层的所述第二部分的步骤之后，在所述半导体层的所述第二部分上方形成栅极电介质。
17.根据权利要求16所述的方法，进一步包括：在移除所述电介质层的所述第二部分的步骤之后，在所述半导体层的所述第二部分上生长第二半导体层。
18.一种制造半导体器件结构的方法，包括：
形成用隔离区分隔的第一层叠和第二层叠，
其中：
所述第一层叠包括：第一半导体层的第一部分、在所述第一半导体层所述第一部分上方的第一栅极电介质层的第一部分、在所述第一栅极电介质层所述第一部分上方的第一金属层的第一部分和在所述第一金属层所述第一部分上方的分隔层的第一部分；
所述第二层叠包括：所述第一半导体层的第二部分、在所述第一半导体层所述第二部分上方的所述第一栅极电介质层的第二部分、在所述第一栅极电介质层所述第二部分上方的所述第一金属层的第二部分和在所述第一金属层所述第二部分上方的所述分隔层的第二部分；并且
所述隔离区具有高于所述第一金属层顶表面的高度；
移除所述第一金属层的所述第二部分；
淀积第二金属层，使得所述第二金属层的第一部分在所述分隔层的所述第一部分上方并且所述第二金属层的第二部分在所述半导体层的所述第二部分上方；以及
在留下所述第二金属层的所述第二部分的同时，移除所述第二金属层的所述第一部分。
19.根据权利要求18所述的方法，进一步包括：
形成第一晶体管和第二晶体管，其中：
所述第一晶体管包括在所述半导体层所述第一部分中形成的电流端子区和从所述第一金属层所述第一部分形成的栅电极；并且
所述第二晶体管包括在所述半导体层所述第二部分中形成的电流端子区和从所述第二金属层所述第二部分形成的栅电极。
20.根据权利要求19所述的方法，进一步包括：
在移除所述第一金属层的所述第二部分之后并且在淀积所述第二金属层之前，在所述半导体层的所述第二部分上方形成第二半导体层；
其中也在所述第二半导体层中形成所述第二晶体管的电流端子区。
21.根据权利要求18所述的方法，其中移除所述第二金属层的所述第一部分的步骤的进一步特征在于包括化学机械抛光。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/738,683 US8039339B2 (en) | 2007-04-23 | 2007-04-23 | Separate layer formation in a semiconductor device |
| US11/738,683 | 2007-04-23 | ||
| PCT/US2008/059352 WO2008130818A1 (en) | 2007-04-23 | 2008-04-04 | Separate layer formation in a semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101675512A true CN101675512A (zh) | 2010-03-17 |
Family
ID=39872628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200880013173A Pending CN101675512A (zh) | 2007-04-23 | 2008-04-04 | 半导体器件中的分隔层的形成 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8039339B2 (zh) |
| JP (1) | JP5280434B2 (zh) |
| CN (1) | CN101675512A (zh) |
| TW (1) | TWI442511B (zh) |
| WO (1) | WO2008130818A1 (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102016101545B4 (de) * | 2016-01-28 | 2020-10-08 | Infineon Technologies Dresden Gmbh | Verfahren zum herstellen einer halbleitervorrichtung mit silicidschichten und eine halbleitervorrichtung |
| CN113078067B (zh) * | 2021-03-30 | 2023-04-28 | 电子科技大学 | 一种沟槽分离栅器件的制造方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5447874A (en) * | 1994-07-29 | 1995-09-05 | Grivna; Gordon | Method for making a semiconductor device comprising a dual metal gate using a chemical mechanical polish |
| US6013551A (en) | 1997-09-26 | 2000-01-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of manufacture of self-aligned floating gate, flash memory cell and device manufactured thereby |
| US6027961A (en) | 1998-06-30 | 2000-02-22 | Motorola, Inc. | CMOS semiconductor devices and method of formation |
| US6204103B1 (en) | 1998-09-18 | 2001-03-20 | Intel Corporation | Process to make complementary silicide metal gates for CMOS technology |
| US6262456B1 (en) | 1998-11-06 | 2001-07-17 | Advanced Micro Devices, Inc. | Integrated circuit having transistors with different threshold voltages |
| JP3613113B2 (ja) * | 2000-01-21 | 2005-01-26 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US6444512B1 (en) | 2000-06-12 | 2002-09-03 | Motorola, Inc. | Dual metal gate transistors for CMOS process |
| JP2002009171A (ja) * | 2000-06-22 | 2002-01-11 | Fujitsu Ltd | 半導体装置の製造方法 |
| US6627510B1 (en) | 2002-03-29 | 2003-09-30 | Sharp Laboratories Of America, Inc. | Method of making self-aligned shallow trench isolation |
| TW544840B (en) * | 2002-06-27 | 2003-08-01 | Intelligent Sources Dev Corp | A stack-type DRAM memory structure and its manufacturing method |
| US6846734B2 (en) | 2002-11-20 | 2005-01-25 | International Business Machines Corporation | Method and process to make multiple-threshold metal gates CMOS technology |
| US6919647B2 (en) * | 2003-07-03 | 2005-07-19 | American Semiconductor, Inc. | SRAM cell |
| US7018887B1 (en) | 2004-03-01 | 2006-03-28 | Advanced Micro Devices, Inc. | Dual metal CMOS transistors with silicon-metal-silicon stacked gate electrode |
| US7157378B2 (en) | 2004-07-06 | 2007-01-02 | Intel Corporation | Method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode |
| US7422936B2 (en) | 2004-08-25 | 2008-09-09 | Intel Corporation | Facilitating removal of sacrificial layers via implantation to form replacement metal gates |
| US7074664B1 (en) | 2005-03-29 | 2006-07-11 | Freescale Semiconductor, Inc. | Dual metal gate electrode semiconductor fabrication process and structure thereof |
-
2007
- 2007-04-23 US US11/738,683 patent/US8039339B2/en not_active Expired - Fee Related
-
2008
- 2008-04-04 WO PCT/US2008/059352 patent/WO2008130818A1/en active Application Filing
- 2008-04-04 JP JP2010506376A patent/JP5280434B2/ja not_active Expired - Fee Related
- 2008-04-04 CN CN200880013173A patent/CN101675512A/zh active Pending
- 2008-04-18 TW TW097114353A patent/TWI442511B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP5280434B2 (ja) | 2013-09-04 |
| TWI442511B (zh) | 2014-06-21 |
| US20080261374A1 (en) | 2008-10-23 |
| TW200908211A (en) | 2009-02-16 |
| JP2010525609A (ja) | 2010-07-22 |
| US8039339B2 (en) | 2011-10-18 |
| WO2008130818A1 (en) | 2008-10-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20100317 |