CN101667048A - 一种带自检功能的基准电路 - Google Patents

Abstract

本发明公开了一种带自检功能的基准电路，包括相连的偏置模块(101)和带隙模块，该带隙模块输出第一电压输出、第二电压输出、和第三电压输出，所述的基准电路还包括一三输入比较器，该三输入比较器的三个输入端分别与所述的带隙模块的三个输出端相连，输出端输出逻辑自检信号。本发明的带自检功能的基准电路具有简单可靠的优点，并且对制造工艺和环境温度不敏感，可以准确判断异常状态输出自检信号。

Description

一种带自检功能的基准电路

技术领域

本发明涉及一种基准电路，尤其涉及一种带自检功能的基准电路。

背景技术

芯片尤其是包含模拟电路的芯片必须在额定的电压范围内才能正常工作，随着系统电源电压的降低，会引起芯片性能下降直至工作异常，严重时会导致硬件损坏甚至其他不可接受的损失。比较典型的是基准电路工作异常，输出异常的基准电压或基准电流。为避免异常情况出现，往往需要芯片具有自检功能，使芯片在临近异常状态时自动进入保护模式。

芯片越复杂，可能出现异常的位置就越多，并且相互之间的依存关系复杂，也更依赖于制造工艺和环境温度等因素，导致自检电路结构复杂甚至失效。例如许多模拟电路包括自检电路在内都依赖于基准电路提供的基准电压或者基准电流，当基准电路失效时，其他电路包括自检电路自身就可能会工作异常。通常情况下，电路的状态在临近异常状态时是缓慢变化的，这为自检电路阈值的设定增加了难度，若阈值偏低则会漏检，若阈值过高则会误检。

发明内容

本发明的目的在于克服现有技术的缺陷而提供一种带自检功能的基准电路，它具有简单可靠的优点，并且对制造工艺和环境温度不敏感，可以准确判断异常状态输出自检信号。

实现上述目的的技术方案是：一种带自检功能的基准电路，包括相连的偏置模块和带隙模块，该带隙模块输出第一电压输出、第二电压输出、和第三电压输出，其中，所述的基准电路还包括一三输入比较器，该三输入比较器的三个输入端分别与所述的带隙模块的三个输出端相连，输出端输出逻辑自检信号。

上述的带自检功能的基准电路，其中，所述的带隙模块包括第一PNP器件、第二PNP器件以及与第二PNP器件的发射极串联的第一电阻，所述的第一PNP器件的发射极为第一电压输出，所述第一电阻的与第二PNP器件的发射极相连的一端作为第二电压输出，该第一电阻的另一端作为第三电压输出。

上述的带自检功能的基准电路，其中，所述的三输入比较器包括源极连在同一节点的第一PMOS器件、第二PMOS器件、和第三PMOS器件，其中：第一PMOS器件的栅极与所述第一电压输出相连，第二PMOS器件的栅极与所述第二电压输出相连，第三PMOS器件的栅极与所述第三电压输出相连，第一PMOS器件的漏极与第二PMOS器件的漏极相连构成第一比较输出，与第三PMOS器件的漏极构成第二比较输出。

上述的带自检功能的基准电路，其中，所述三输入比较器还包含第四PMOS器件、第五NMOS器件、和第六NMOS器件，其中：第四PMOS器件的源极接电源，其漏极与第一PMOS器件的源极相连，其栅极为外接的偏置电压输入端，第五NMOS器件的源极接地，其栅极和漏极同时与第一PMOS器件的漏极相连，第六NMOS器件的源极接地，其栅极和漏极同时与第三PMOS器件的漏极相连。

上述的带自检功能的基准电路，其中，所述三输入比较器还包含第七NMOS器件、第八NMOS器件、第九PMOS器件、和第十PMOS器件，其中：第七NMOS器件的源极接地，其栅极与第六NMOS器件的栅极相连，第九PMOS器件的栅极和漏极同时与第七NMOS器件的漏极相连，其源极接电源，第十PMOS器件的栅极与第九PMOS器件的栅极相连，其源极接电源，第八NMOS器件的栅极与第五NMOS器件的栅极相连，其源极接地，其漏极与第十PMOS器件的漏极相连构成第三比较输出。

上述的带自检功能的基准电路，其中，所述三输入比较器还包含第十一NMOS器件和第十二NMOS器件，其中：第十一NMOS器件的源极接地，其漏极与第五NMOS器件的漏极相连，其栅极与第六NMOS器件的栅极相连，第十二NMOS器件的源极接地，其漏极与第六NMOS器件的漏极相连，其栅极与第五NMOS器件的栅极相连。

采用上述的技术方案，即本发明带自检功能的基准电路，可以在系统电源电压下降时，准确判断基准电路的异常状态，输出逻辑自检信号。自检阈值可以通过调整输入MOS器件的尺寸设定，并且对制造工艺和环境温度不敏感。

附图说明

图1是本发明的带自检功能的基准电路的电路图；

图2是本发明带自检功能基准电路的一例较佳实施例的电路图。

具体实施方式

下面将结合附图对本发明作进一步说明。

请参阅图1，图中示出了本发明的一种带自检功能的基准电路，包括相连的偏置模块101和带隙模块102，该带隙模块102输出第一电压输出Vp、第二电压输出Vn、和第三电压输出Vm，本发明的基准电路还包括一三输入比较器103，该三输入比较器103的三个输入端分别与所述的带隙模块102的三个输出端相连，输出端输出逻辑自检信号，其中：

偏置模块101为带隙模块102提供偏置电流，并最终输出电压基准或电流基准REF。

带隙模块102包括第一PNP器件Q1、第二PNP器件Q2以及与第二PNP器件Q2的发射极串联的第一电阻R1，一种较佳的实施方式是，第一PNP器件Q1的发射极为第一电压输出Vp，同时也与偏置模块101的一个偏置电流输出端相连；第一电阻R1的与第二PNP器件Q2的发射极相连的一端作为第二电压输出Vn，该第一电阻R1的另一端作为第三电压输出Vm，同时也与偏置模块101的另一个偏置电流输出端相连。第一PNP器件Q1的集电极与第二PNP器件Q2的集电极接地。比较典型的是，第一PNP器件Q1的基极与第二PNP器件Q2的基极也接地。

请参阅图2，图中示出了本发明带自检功能基准电路的一例较佳实施例的电路图，三输入比较器103分包含源极连在同一节点的第一PMOS器件M1、第二PMOS器件M2、和第三PMOS器件M3，其中：第一PMOS器件M1的栅极与第一电压输出Vp相连，第二PMOS器件M2的栅极与第二电压输出Vn相连，第三PMOS器件M3的栅极与第三电压输出Vm相连。第一PMOS器件M1的漏极与第二PMOS器件M2的漏极相连构成第一比较输出，与第三PMOS器件M3的漏极构成第二比较输出。第一比较输出与第二比较输出的相位相反，可以各自单独放大产生逻辑自检信号，也可以共同作差分放大产生逻辑自检信号。

对于上述的实施例，若电源电压正常，则偏置模块101控制第一PNP器件Q1与第二PNP器件Q2的电流，使第一电压输出Vp与第三电压输出Vm的电位接近。第一电阻R1的压降使第二电压输出Vn的电位偏低，这样的一组输入状态使第一比较输出高于第二比较输出。

若电源电压偏低，使偏置模块101输出的偏置电流大幅度降低，并使输出的电压基准或电流基准REF偏离额定值，此时第一电阻R1的压降降低，使第三电压输出Vm的电位接近第二电压输出Vn的电位，由于PNP器件指数规律的I/V特性，第一电压输出Vp高于第二电压输出Vn，这样的一组输入状态使第一比较输出低于第二比较输出。

因此，第一比较输出与第二比较输出之间的相对关系，可以用做判断电源电压是否低于额定值。将第一比较输出、第二比较输出放大为逻辑自检信号，该逻辑自检信号就可以指示电源电压是否低于额定值，可以指示输出的电压基准或电流基准REF是否偏离额定值。

当电源电压低于额定值时，由于PNP器件指数规律的I/V特性，第一PNP器件Q1和第二PNP器件Q2的电压下降幅度较小，而电流下降的幅度较大，使第一电阻R1的压降显著降低。三输入比较器103利用了这一特性，可以准确判断基准电路的工作状态，并且保证自检阈值设定在额定基准信号的附近，不会过高或过低。

对于上述的实施例，通过调整第一PMOS器件M1、第二PMOS器件M2、和第三PMOS器件M3的宽长比可以调整自检信号输出时，基准信号偏离额定值的位置，即自检阈值的位置。例如，第一PMOS器件M1宽长比与第二PMOS器件M2宽长比相同，是第三PMOS器件M3宽长比的一半，则当第三电压输出Vm的电位低于第一电压输出Vp和第二电压输出Vn两电位中点时，三输入比较器103恰好处于第一比较输出等于第二比较输出这种临界状态。

如图2所示的实施例中，三输入比较器103还包含第四PMOS器件M4、第五NMOS器件M5、和第六NMOS器件M6。其中：第四PMOS器件M4的源极接电源，其漏极与第一PMOS器件M1的源极相连，其栅极为外接的偏置电压输入端。第五NMOS器件M5的源极接地，其栅极和漏极同时与第一PMOS器件M1的漏极相连。第六NMOS器件M6的源极接地，其栅极和漏极同时与第三PMOS器件M3的漏极相连。

如图2所示的实施例中，一种较佳的实施方式是，该三输入比较器103还包含第七NMOS器件M7、第八NMOS器件M8、第九PMOS器件M9、和第十PMOS器件M10，将第一比较输出与第二比较输出作为差分信号放大。第七NMOS器件M7的源极接地，其栅极与第六NMOS器件M6的栅极相连。第九PMOS器件M9的栅极和漏极同时与第七NMOS器件M7的漏极相连，其源极接电源。第十PMOS器件M10的栅极与第九PMOS器件M9的栅极相连，其源极接电源。第八NMOS器件M8的栅极与第五NMOS器件M5的栅极相连，其源极接地，其漏极与第十PMOS器件M10的漏极相连构成第三比较输出Vo。该第三比较输出Vo可以直接构成逻辑自检信号。

另一种较佳的实施方式是，三输入比较器103还包含第十一NMOS器件和第十二NMOS器件，使比较器具有滞回特性。其中，第十一NMOS器件的源极接地，其漏极与第五NMOS器件的漏极相连，其栅极与第六NMOS器件的栅极相连，第十二NMOS器件的源极接地，其漏极与第六NMOS器件的漏极相连，其栅极与第五NMOS器件的栅极相连。

以上结合附图实施例对本发明进行了详细说明，本领域中普通技术人员可根据上述说明对本发明做出种种变化例。因而，实施例中的某些细节不应构成对本发明的限定，本发明将以所附权利要求书界定的范围作为本发明的保护范围。

Claims (6)

1.一种带自检功能的基准电路，包括相连的偏置模块(101)和带隙模块(102)，该带隙模块(102)输出第一电压输出(Vp)、第二电压输出(Vn)、和第三电压输出(Vm)，其特征在于，所述的基准电路还包括一三输入比较器(103)，该三输入比较器(103)的三个输入端分别与所述的带隙模块(102)的三个输出端相连，输出端输出逻辑自检信号。

2.根据权利要求1所述的带自检功能的基准电路，其特征在于，所述的带隙模块(102)包括第一PNP器件、第二PNP器件以及与第二PNP器件的发射极串联的第一电阻，所述的第一PNP器件的发射极为第一电压输出(Vp)，所述第一电阻的与第二PNP器件的发射极相连的一端作为第二电压输出(Vn)，该第一电阻的另一端作为第三电压输出(Vm)。

3.根据权利要求1所述的带自检功能的基准电路，其特征在于，所述的三输入比较器包括源极连在同一节点的第一PMOS器件(M1)、第二PMOS器件(M2)、和第三PMOS器件(M3)，其中：第一PMOS器件(M1)的栅极与所述第一电压输出(Vp)相连，第二PMOS器件(M2)的栅极与所述第二电压输出(Vn)相连，第三PMOS器件(M3)的栅极与所述第三电压输出(Vm)相连，第一PMOS器件(M1)的漏极与第二PMOS器件(M2)的漏极相连构成第一比较输出，与第三PMOS器件(M3)的漏极构成第二比较输出。

4.根据权利要求3所述的带自检功能的基准电路，其特征在于，所述三输入比较器(103)还包含第四PMOS器件(M4)、第五NMOS器件(M5)、和第六NMOS器件(M6)，其中：第四PMOS器件(M4)的源极接电源，其漏极与第一PMOS器件(M1)的源极相连，其栅极为外接的偏置电压输入端，第五NMOS器件(M5)的源极接地，其栅极和漏极同时与第一PMOS器件(M1)的漏极相连，第六NMOS器件(M6)的源极接地，其栅极和漏极同时与第三PMOS器件(M3)的漏极相连。

5.根据权利要求4所述的带自检功能的基准电路，其特征在于，所述三输入比较器(103)还包含第七NMOS器件(M7)、第八NMOS器件(M8)、第九PMOS器件(M9)、和第十PMOS器件(M10)，其中：第七NMOS器件(M7)的源极接地，其栅极与第六NMOS器件(M6)的栅极相连，第九PMOS器件(M9)的栅极和漏极同时与第七NMOS器件(M7)的漏极相连，其源极接电源，第十PMOS器件(M10)的栅极与第九PMOS器件(M9)的栅极相连，其源极接电源，第八NMOS器件(M8)的栅极与第五NMOS器件(M5)的栅极相连，其源极接地，其漏极与第十PMOS器件(M10)的漏极相连构成第三比较输出。

6.根据权利要求4所述的带自检功能的基准电路，其特征在于，所述三输入比较器(103)还包含第十一NMOS器件和第十二NMOS器件，其中：第十一NMOS器件的源极接地，其漏极与第五NMOS器件(M5)的漏极相连，其栅极与第六NMOS器件(M6)的栅极相连，第十二NMOS器件的源极接地，其漏极与第六NMOS器件(M6)的漏极相连，其栅极与第五NMOS器件(M5)的栅极相连。

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