CN107040248A - 电路器件 - Google Patents

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曾健忠
袁立本
邵志杰
李芊瑢
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Abstract

本发明的实施例公开了一种包括延迟电路、检测电路和偏置电路的器件。延迟电路被配置为响应于参考信号、第一偏置电压和第二偏置电压生成振荡信号。检测电路被配置为对振荡信号与参考信号进行比较以生成检测信号。偏置电路被配置为根据检测信号和参考电压来调整第一偏置电压和第二偏置电压。

Description

电路器件
技术领域
本发明的实施例总体涉及电子电路领域，更具体地，涉及电路器件。
背景技术
随着纳米技术的发展，集成电路的性能受到工艺变化的严重影响。在一些方法中，执行额外的测试程序以用于每管芯修整(per-die trimming)。因此，制造的效率降低，并且引起不必要的开支。
发明内容
根据本发明的一个方面，提供了一种电路器件，包括：延迟电路，被配置为响应于参考信号、第一偏置电压和第二偏置电压而生成振荡信号；检测电路，被配置为对所述振荡信号与所述参考信号进行比较以生成检测信号；以及偏置电路，被配置为根据所述检测信号和参考电压来调整所述第一偏置电压和所述第二偏置电压。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各方面。应该强调的是，根据工业中的标准实践，不同部件未按比例绘制。实际上，为了清楚地讨论，不同部件的尺寸可以任意地增大或减少。
图1A是根据本发明的不同实施例的反相器的示意图；
图1B是根据本发明的不同实施例的对应于图1A中的反相器的工艺变化分布的曲线。
图1C根据本发明的不同实施例的当图1A中的偏置电压增大时对应于图1A中的反相器的工艺变化分布的曲线。
图1D本发明的不同实施例的当图1A中的偏置电压减小时对应于图1A中的反相器的工艺变化分布的曲线。
图2是根据本发明的不同实施例的用于调整图1中的偏置电压的器件的示意图。
图3是根据本发明的不同实施例的校准方法的流程图。
图4是根据本发明的不同实施例的用于调整图1A中的偏置电压的器件的示意图。
图5是根据本发明的不同实施例的包含图4中的器件的晶圆的示意图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触而形成的实施例，并且也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在不同实例中重复参考标号和/或字符。该重复是出于简明和清楚的目的，而其本身并未指示所讨论的不同实施例和/或配置之间的关系。
本说明书中使用的术语通常具有其在本领域中以及在使用每一个术语的具体的内容中的普通含义。本说明书中使用的实例，包括本文所讨论的任何术语的实例，仅是示例性的，并且绝不是限制本发明的或任何示例性术语的范围和意义。同样地，本发明不限于该说明书中给出的不同实施例。
尽管本文可以使用术语“第一”、“第二”等以描述不同元件，但是这些元件不应被这些术语限制。这些术语用于将一个元件与另一元件区分开。例如，在不背离本发明的范围的情况下，可以将第一元件叫做第二元件，并且类似地，可以将第二元件叫做第一元件。此处所使用的术语“和/或”包括一个或多个相关联列项目的任何和所有组合。
图1A是根据本发明的不同实施例的反相器100的示意图。图1B是根据本发明的不同实施例的对应于图1A中的反相器100的工艺变化分布的曲线。
如图1A中示意性示出，反相器100包括开关M1和M2。开关M1的第一端被配置为接收电压VDD，开关M1的第二端被配置为输出输出信号VOUT，并且开关M1的控制端被配置为接收参考信号REF。开关M2的第一端连接至开关M1的第二端，开关M2的第二端连接至地，并且开关M2的控制端子连接至开关M1的控制端。开关M1被配置为被参考信号REF导通以将开关M1的第二端的电压电平拉至电压VDD。开关M2被配置为被参考信号REF导通以将开关M1的第二端的电压电平拉至地。
在参考信号REF转化期间，例如从高电压电平至低电压电平，开关M2导通，而开关M1断开。具有逻辑值为0的输出信号VOUT通过开关M2的下拉操作相应地生成。可选地，在参考信号REF的转化期间，例如从低电压电平至高电压电平，开关M1导通，而开关M2断开。具有逻辑值为1的输出信号VOUT通过开关M1的上拉操作相应地生成。
如上描述，在开关M2的下拉操作或者开关M1的上拉操作执行之后生成输出信号VOUT。有效地，通过反相器100，延迟Td被引入至参考信号REF，以便生成输出信号VOUT。在不同实施例中，延迟Td随着工艺变化而变化。
为了说明，如图1B中示出，通过测量由足够数量的反相器100生成的输出信号VOUT，并且通过利用正态(高斯)分布，能够获得对应于反相器100的工艺变化分布的曲线120。根据曲线120，由大多数反相器100生成的输出信号VOUT具有目标频率FT，而由少数反相器100生成的输出信号VOUT具有低于或高于目标频率FT的频率。对应于目标频率FT的反相器100分布在典型-典型的(TT)工艺角122中。对应于低于目标频率FT的频率的反相器100分布在慢-慢(SS)工艺角124中。对应于高于目标频率FT的频率的反相器100分布在快-快(FF)工艺角126中。如果分布在SS工艺角124和FF工艺角126的反相器100的数量过大，则制造的产量损失显著增大。
继续参考图1A，在一些实施例中，开关M1和M2用各种类型的晶体管来实现。在又一些实施例中，开关M1和M2用金属氧化物半导体场效应晶体管(MOSFET)来实现。为了说明，如图1A中示出，开关M1用P型MOSFET来实现，并且开关M2以N型MOSFET来实现。当参考信号REF与电压VDD之间的压降高于开关M1的阈值电压时，开关M1导通。当参考信号REF与地之间的压降高于开关M2的阈值电压时，开关M2导通。在一些实施例中，开关M1还包括被配置为接收偏置电压VBP的基极(bulk)端，并且开关M2还包括被配置为接收偏置电压VBN的基极端。在一些实施例中，开关M1的阈值电压能够被偏置电压VBP调整。在一些实施例中，开关M2的阈值电压能够被偏置电压VBP调整。
图1C是根据本发明的不同实施例的当偏置电压VBN增大时对应于图1A中的反相器100的工艺变化分布的曲线。图1D是根据本发明的不同实施例的当偏置电压VBN减小时对应于图1A中的反相器100的工艺变化分布的曲线。
在一些实施例中，当偏置电压VBN增大时，开关M2的阈值电压减小。为了说明，与图1B中的曲线120相比，在图1C中示出的一些实施例中，当偏置电压增大时，工艺变化分布的曲线120A朝着更高的频率移动。换句话说，位于图1B中的SS工艺角124的反相器100A通过施加偏置电压VBN而被校准以生成具有更高频率的输出信号VOUT。结果，有效地减小了产量损失。可选地，在其他的一些实施例中，当电压VBN减小时，开关M2的阈值电压增大。为了说明，与图1B中的曲线120相比，在图1D中示出的一些实施例中，工艺变化分布的曲线120B移至更低的频率。换句话说，位于图1B中的FF工艺角126的反相器100A通过施加偏置电压VBN而被校准以生成具有更低频率的输出信号VOUT。结果，有效地减小了产量损失。
对应于偏置电压VBN，在一些实施例中，当偏置电压VBP增大时，开关M1的阈值电压增大。相应地，工艺变化分布的曲线120移向更低的频率。可选地，在其他的一些实施例中，当电压VBP减小时，开关M1的阈值电压减小。相应地，工艺变化分布的曲线120移向更高的频率。
就操作速度而言，在一些方法中，反相器100被超裕度设计至少一个边界条件，例如SS工艺角124，以保证即使在SS工艺角124的反相器100也能够具有等于或高于目标频率FT的频率。例如，反相器100在SS工艺角以电压VDD的0.9倍设计。然而，当工作在更低的电源电压时，例如，近阈值电压或亚阈值电压时，用于反相器100的电压余度(headroom)太小。相应地，在这样低的电源电压VDD下，反相器100的工作将有故障。因此，反相器100在SS工艺角不能以电压VDD的0.9倍设计。结果，这样的方法失败。
在不同实施例中，通过测量反相器100上的变化来调整偏置电压VBP和偏置电压VBN。与上述方法相比，通过这样的布置，各反相器100之间的变化能够减小，并且反相器100能够具有接近目标频率FT的频率。下面参考图2和图3来描述详细的操作。
现在参考图2。图2是根据本发明的不同实施例的用于调整图1A中的偏置电压VBP和VBN的器件的示意图。
如图2中示意性示出，器件200包括延迟电路220，检测电路240和偏置电路260。延迟电路220被配置为响应于参考信号REF和偏置电压VBP和VBN而生成振荡信号VOS。在一些实施例中，延迟电路200包括以级联连接的图1A中示出的反相器100。级联的反相器100被偏置电压VBP和VBN偏置，如在图1A中示出。在一些实施例中，级联的反相器100共同作为环形振荡器工作。环形振荡器被配置为将延迟引入参考信号REF，以便生成振荡信号VOS。在一些实施例中，延迟是由二十一个逻辑门(包括例如在图1A中的反相器100、NAND门、NOR门、选择器等)引入的延迟的总和。在一些实施例中，二十一个逻辑门的延迟足以表示常见器件的性能。
用于引入延迟的逻辑门的数量只是出于说明目的给出。用于引入延迟的不同数量的逻辑门都在本发明的预期的范围内。
在一些实施例中，器件200设置在芯片200A中并且被配置为调整芯片200A中的MOSFET(例如图1A中示出的MOSFET M1和M2)的偏置电压VBN和VBP。在又一些实施例中，通过延迟电路220引入的延迟被配置为表示由芯片200A的关键路径引入的延迟。在一些实施例中，关键路径是芯片200A中在输入端和输出端之间具有最大延迟的路径。
出于说明的目的给出延迟电路220的布置。延迟电路220的不同配置都在本发明的预期的范围内。
检测电路240被配置为将振荡信号VOS与参考信号REF进行比较以生成检测信号VD。在一些实施例中，检测电路240作为器件200的锁相回路工作。为了说明，在一些实施例中，检测电路240包括频率检测器242、电荷泵244和环路滤波器246。频率检测器242被配置为对振荡信号VOS的相位和参考信号REF的相位进行比较，以便生成上信号UP和下信号DN。电荷泵244连接至频率检测器242的两个输出端以接收上信号UP和下信号DN。电荷泵244被配置为根据上信号UP和下信号DN对电荷泵244的输出端进行充电或放电。
环路滤波器246被配置为响应于电荷泵244的输出端的电压电平而生成检测信号VD。在一些实施例中，环路滤波器246过滤电荷泵244的输出端上的噪音，并且对电荷泵244的输出端的电压电平进行整流以生成检测信号VD。
此外，偏置电路260连接至环路过滤器246的输出端以接收检测信号VD。偏置电路260被配置为根据检测信号VD和参考电压VREF来调整偏置电压VBP和VBN。在一些实施例中，偏置电路260包括比较器262和偏置电压调节器264。比较器262被配置为比较检测信号VD和参考电压VREF，以便生成控制信号VC。偏置电路264被配置为根据控制信号VC来调整偏置电压VBP和VBN。
在一些实施例中，如在图2中示出，器件200还包括与变化无关的电压参考电路280。与变化无关的电压参考电路280被配置为不受工艺、电压和温度(PVT)的变化干扰。在这样的抗干扰性下，与变化无关的电压参考电路280能够在PVT变化下生成具有固定电压电平的参考电压VREF。换句话说，通过利用与变化无关的电压参考电路280，生成足以表示在TT工艺角的反相器100A的固定的电压，即，参考电压VREF，以与检测信号VD进行比较。在一些实施例中，以带隙电压参考电路来实现与变化无关的电压参考电路280。
为了说明目的给出图2中的器件200的布置。图2中的器件200的不同布置都在本发明预期的范围内。
图3是根据本发明的不同实施例的校准方法300的流程图。下面结合图2来描述校准方法300。在一些实施例中，校准方法300包括操作S310至S370。
在操作S310中，芯片200A被供电。在操作S320中，延迟电路220延迟参考信号REF以生成振荡信号VOS。在操作S330中，频率检测器242比较振荡信号VOS和参考信号REF，以生成上信号UP和下信号DN。相应地，确定芯片200A上的变化。在操作S340中，电荷泵244根据上信号UP和下信号DN来对它的输出端进行充电或放电。为了说明，当频率检测器242确定振荡信号VOS的相位领先(lead)参考信号REF的相位时，频率检测器242然后输出具有逻辑值为1的上信号UP和具有逻辑值为0的下信号DN。电荷泵244因此对它的输出端进行充电。结果，电荷泵244的输出端增大。可选地，当频率检测器242确定振荡信号VOS的相位滞后于参考信号REF的相位时，频率检测器242然后输出具有逻辑值为0的上信号UP和具有逻辑值为1的下信号DN。电荷泵244因此对它的输出端进行放电。结果，电荷泵244的输出端减小。
继续参考图3，在操作S350中，回路滤波器246响应于电荷泵244的输出端的电压电平而生成检测信号VD。在操作S360中，比较器262比较检测信号VD和参考电压VREF以生成控制信号VC。在操作S370中，偏置电压调节器264响应于控制信号VC调整偏置电压VBP和VBN，其中偏置电压VBP和VBN被配置为偏置芯片200A中的MOSFET(例如，图1A中示出的开关M1和M2)的基极端。
为了说明，当检测信号VD高于参考电压VREF时，比较器262输出具有逻辑值为1的控制信号VC。相应地，偏置电压调节器264增大偏置电压VBN，并且减小偏置电压VBP。可选地，当检测信号VD低于参考电压VREF时，比较器262输出具有逻辑值为0的控制信号VC。相应地，偏置电压调节器264减小偏置电压VBN，并且增大偏置电压VBP。有效地减小了各种变化对性能(例如，芯片200A的速度)的影响。
在一些实施例中，以设置在芯片200A中的器件200的实施例来描述操作S310至S370。在这样的实施例中，无论芯片200A何时被供电，器件200自校准偏置电压VBN和VBP。通过操作S310至S370，实现管芯-管芯调谐而无需额外的测试程序。与上面讨论的方法相比，有效地最小化在低电压操作下的角变化(corner variation)。
在一些情况下，如果如上面在图3中讨论的校准工艺期间，开关M1的本征体二极管(intrinsic body diode)被偏置电压VBP导通和/或开关M2的本征体二极管被偏置电压VBN导通，芯片中的MOSEFET的漏电流因此增大。芯片200A的漏电流相应地增大。结果，芯片200A的功耗增大，并且芯片200A的可靠性降低。为了防止上述问题，在本发明的又一些实施例中，当调整的偏置电压VBP低于图1A中的开关M1的本征体二极管的导通电压或者当调整的偏置电压VBN高于图1A中的开关M2的本征体二极管的导通电压时，偏置电压调节器264停止调整偏置电压VBP和偏置电压VBN。
为了说明，在上面的实施例中，在将调节的偏置电压VBP和VBN输出至芯片200A中的MOSFET之前，偏置电压调节器264还比较调节的偏置电压VBP和开关M1的本征体二极管的导通电压，并且比较调节的偏置电压VBN和开关M2的本征体二极管的导通电压。相应地，能够阻止芯片200A中的开关的本征体二极管的导通。结果，提高了芯片200A的可靠性。
如上面讨论，如果用于P型MOSFET(例如图1A中的开关M1)的基极端的偏置电压VBP减小，P型MOSFET的阈值电压减小。类似地，如果用于N型MOSFET(例如在图1A中的开关M2)的基极端的偏置电压VBN增大，N型MOSFET的阈值电压减小。在一些条件中，如果P型MOSFET的阈值电压和/或N型MOSFET的阈值电压太低，来自P型MOSFET和N型MOSFET的漏电流增大。因此，芯片200A的功耗增大，并且芯片200A的可靠性降低。为了防止上述问题，在本发明的又一些实施例中，在将调整的偏置电压VBP和VBN输出至芯片200A中的开关之前，当调整的偏置电压VBP低于预定的电压(对应于图1A中的开关M1的最大漏电流)或当调整的偏置电压VBN高于预定的电压(对应于在图1A中的开关M2的漏电流)时，偏置电压调节器264停止调节偏置电压VBP和偏置电压VBN。
为了说明，在将调节的偏置电压VBP和VBN输出至芯片200A中的开关之前，偏置电压调节器264还比较调节的偏置电压VBP和预定的电压，该预定的电压根据对于开关M1的最大漏电流的要求来限定，并且比较调节的偏置电压VBN和预定电压，该预定的电压根据对于开关M2的最大漏电流的要求来限定。相应地，能够减小芯片200A中的MOSFET的漏电流。结果，提高了芯片200A的可靠性。
在一些实施例中，偏置电压调节器264以数字电路来实现。在又一些实施例中，数字电路包括数字控制电路、数模转换器等。
为了说明目的给出偏置电压调节器264的布置。偏置电压调节器264的不同布置都在本发明的预期的范围内。
现在参考图4。图4是根据本发明的不同实施例的用于调整图1A中的偏置电压VBP和VBN的器件400的示意图。
与图2中的器件200相比，在图4中示出的一些实施例中，器件400还包括存储器401和功率调节器402。存储器401连接至偏置电压调节器264以接收调整的偏置电压VBP和VBN。存储器401被配置为根据调整的偏置电压VBP和VBN生成控制码CC。在一些实施例中，存储器401存储具有控制码CC的信息的查找表(未示出)。具体的控制码CC能够通过查找表根据调整的偏置电压VBP和VBN来确定。
功率调节器402连接至存储器410以接收控制码CC。功率调节器402被配置为根据控制码CC生成校准的偏置电压VCBP和VCBN。校准的偏置电压VCBP被配置为施加至芯片400A中的P型晶体管的基极端，例如图1A中的开关M1。校准的偏置电压VCBN被配置为施加至芯片400A中的N型晶体管的基极端，例如，图1A中的开关M2。在一些实施例中，校准的偏置电压VCBP与偏置电压VBP线性相关，并且校准的偏置电压VCBN与偏置电压VBN线性相关。在又一些实施例中，校准的偏置电压VCBP等于偏置电压VBP，并且校准的偏置电压VCBN等于偏置电压VBN。
为了说明，当控制码CC的逻辑值是“11”时，功率调节器402然后增大校准的偏置电压VCBN并且减小校准的偏置电压VCBP，使得芯片400A的工艺角移向更高的频率1/Td，如在图1C中示出。可选地，当控制码CC的逻辑值是“00”时，功率调节器402然后减小校准的偏置电压VCBN并且增大校准的偏置电压VCBP，使得芯片400A的工艺角移向更低的频率1/Td，如在图1D中示出。
为了说明目的给出图4中的器件402的布置。图4中的功率调节器402的不同配置都在本发明的预期的范围内。
在图4中示出的一些实施例中，器件400的所有部件均设置在芯片400A中。在一些实施例中，存储器401是非易失性存储器。在又一些实施例中，非易失性存储器包括熔丝、电可擦除可编程只读存储器(EEPROM)、闪速存储器或磁阻式随机存取存储器(MRAM)。在这样的实施例中，当图4中的器件400第一次被供电时，调整的偏置电压VBN和VBP生成并且以数字形式存储在存储器401中。相应地，当图4中的器件400第一次被供电时，校准的偏置电压VCBN和VCBP也确定。在确定校准的偏置电压VCBN和VCBP之后，图4中的器件200的校准结束。换句话说，与在图3中示出的操作相比，图4中的器件200的操作是一次性自校准。
为了说明的目的给出图4中的器件400的布置。图4中的器件400的不同布置均在本发明的预期的范围内。
图5是根据本发明的不同实施例的包含图4中的器件200的晶圆500的示意图。
如图5中示出，晶圆500包括测线501和管芯502。测试线501被配置为将管芯502彼此分开。每个管芯502均包括一个或多个芯片。在其他的一些实施例中，参考图4至图5两者，图4中的存储器401和图4中的功率调节器402设置在管芯502中。延迟电路210、检测电路220、偏置电路240和与变化无关的电压参考电路280设置在晶圆500的测试线501的一根上。以这样的布置，一次性自校准在切割晶圆500之前的晶圆500的测试程序期间执行。相应地，晶圆500上的各芯片之间的晶圆级变化最小化。结果，减小了产量损失。
在本文中，术语“耦接”可以被称为“电耦接”，并且术语“连接”可以被称为“电连接”。“耦接”和“连接”也可以用于指示两个或多个元件相互配合或相互作用。
在一些实施例中，公开了一种包括延迟电路、检测电路和偏置电路的器件。延迟电路被配置为响应于参考信号、第一偏置电压和第二偏置电压生成振荡信号。检测电路被配置为将振荡信号与参考信号比较以生成检测信号。偏置电路被配置为根据检测信号和参考电压调整第一偏置电压和第二偏置电压。
在一些实施例中，所述延迟电路包括：多个反相器，级联连接，并且被配置为将延迟引入所述参考信号，以生成所述振荡信号；其中，所述反相器的每个均包括：N型晶体管，其中，所述N型晶体管的基极端被配置为接收所述第一偏置电压；和P型晶体管，级联连接至所述N型晶体管，其中，所述P型晶体管的基极端被配置为接收所述第二偏置电压。
在一些实施例中，所述偏置电路包括：比较器，被配置为响应于所述检测信号和所述参考电压来生成控制信号；以及偏置电压调节器，被配置为响应于所述控制信号调整所述第一偏置电压和所述第二偏置电压。
在一些实施例中，所述偏置电压调节器还被配置为当所述调整的第一偏置电压高于所述N型晶体管的本征体二极管的导通电压，或当所述调整的第二偏置电压低于所述P型晶体管的本征体二极管的导通电压时，停止调整所述第一偏置电压和所述第二偏置电压。
在一些实施例中，所述偏置电压调节器还被配置为当所述调整的第一偏置电压高于第一预定电压，或当所述调整的第二偏置电压低于第二预定电压时，停止调整所述第一偏置电压和所述第二偏置电压；其中，所述第一预定电压根据所述N型晶体管的最大漏电流来限定，并且所述第二预定电压根据所述P型晶体管的最大漏电流来限定。
在一些实施例中，所述延迟被配置为表示由芯片的关键路径而引入的延迟。
在一些实施例中，所述延迟电路、所述检测电路和所述偏置电路设置在芯片上，所述第一偏置电压被配置为施加至所述芯片中的N型晶体管的基极端，并且所述第二偏置电压被配置为施加至所述芯片中的P型晶体管的基极端。
在一些实施例中，该器件还包括：存储器，被配置为存储被所述偏置电压调节器调整的所述第一偏置电压和所述第二偏置电压，并且生成控制码；以及功率调节器，被配置为根据所述控制码生成用于所述芯片中的N型晶体管的第一校准偏置电压和第二校准偏置电压。
在一些实施例中，所述存储器和所述功率调节器设置在所述芯片上，所述延迟电路、所述检测电路和所述偏置电路设置在晶圆的测试线上，并且所述芯片设置在所述晶圆上。
在一些实施例中，所述延迟电路包括：频率检测器，被配置为对所述振荡信号与所述参考信号进行比较以生成上信号和下信号；以及电荷泵，被配置为根据所述上信号和所述下信号对所述电荷泵的输出端进行充电或放电；以及环路滤波器，被配置为响应于所述电荷泵的所述输出端的所述电压电平来生成所述检测信号。
在一些实施例中，该器件还包括：与变化无关的电压参考电路，被配置为生成所述参考电压。
还公开了一种包括延迟电路和偏置电路的器件。延迟电路包括至少一个反相器，并且被配置为通过反相器将延迟引入参考信号以生成振荡信号，并且根据第一偏置电压和第二偏置电压调整延迟。偏置电路被配置为根据在参考信号与振荡信号之间的差来调整第一偏置电压和第二偏置电压。
在一些实施例中，该器件还包括：频率检测器，被配置为根据在所述参考信号和所述振荡信号之间的所述差来生成上信号和下信号；电荷泵，被配置为根据所述上信号和所述下信号对所述电荷泵的输出端进行充电或放电；以及环路滤波器，被配置为响应于所述电荷泵的所述输出端的所述电压电平来生成检测信号。
在一些实施例中，偏置电路包括：比较器，被配置为响应于所述检测信号和参考电压来生成控制信号；以及偏置电压调节器，被配置为响应于所述控制信号来调整所述第一偏置电压和所述第二偏置电压。
在一些实施例中，所述延迟被配置为表示由芯片的关键路径引入的延迟。
还公开了一种包括以下操作的方法。根据参考信号、第一偏置电压和第二偏置电压由延迟电路生成振荡信号。通过检测电路比较振荡信号与参考信号以生成检测信号。根据检测信号和参考电压由偏置电路调整第一偏置电压和第二偏置电压。
在一些实施例中，生成所述振荡信号包括：由所述延迟电路的反相器将延迟引入所述参考信号以生成所述振荡信号，其中，所述第一偏置电压被配置为施加至所述反相器的P型晶体管的基极端，所述第二偏置电压被配置为施加至所述反相器的N型晶体管的基极端，所述延迟被所述第一偏置电压和所述第二偏置电压调整，并且被配置为表示由芯片的关键路径引入的延迟。
在一些实施例中，比较所述振荡信号包括：由所述检测电路的频率检测器比较所述振荡信号和所述参考信号以生成上信号和下信号；根据所述上信号和所述下信号对所述检测电路的电荷泵的输出端进行充电或放电；以及响应于所述电荷泵的所述输出端的所述电压电平，由所述检测电路的环路滤波器生成所述检测信号。
在一些实施例中，调整所述第一偏置电压和所述第二偏置电压包括：响应于所述检测信号和所述参考电压，由所述偏置电路的比较器生成控制信号；并且响应于所述控制信号，由所述偏置电路的偏置电压调节器来调整所述第一偏置电压和所述第二偏置电压。
在一些实施例中，该方法还包括：将由所述偏置电压调节器调整的所述第一偏置电压和所述第二偏置电压存储至存储器；根据调整的所述第一偏置电压和调整的所述第二偏置电压，由所述存储器生成控制码；以及根据所述控制码，由功率调节器生成第一校准偏置电压和第二校准偏置电压，并且所述第一校准偏置电压和所述第二校准偏置电压施加至芯片中的晶体管的基极端。
以上论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (1)

1.一种电路器件，包括：
延迟电路，被配置为响应于参考信号、第一偏置电压和第二偏置电压而生成振荡信号；
检测电路，被配置为对所述振荡信号与所述参考信号进行比较以生成检测信号；以及
偏置电路，被配置为根据所述检测信号和参考电压来调整所述第一偏置电压和所述第二偏置电压。
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