CN110874110A - 电压调节器及动态泄流电路 - Google Patents

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    • G05F1/571—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection with overvoltage detector

Abstract

本发明提供一种动态泄流电路，用于一电压调节器，该动态泄流电路包括：一第一泄流电路及一第二泄流电路。该第一泄流电路包括：一输入级，用以依据一预定比例映射该电压调节器的一运算放大器中的一偏压电流以产生一映射电流；一电流比较器，用以比较一拉扯电流及一沉没电流，其中该沉没电流是由该映射电流所产生；以及一泄流输出级，依据该电流比较器的比较结果以决定是否以一第一电流对该电压调节器的一负载电容进行放电。该第二泄流电路提供一第二电流对该电压调节器的该负载电容进行放电，其中该第一电流大于该第二电流，且该拉扯电流等于该第二电流。本发明可检测电压调节器的输出端的输出电压是否产生电压过冲的情况。

Description

电压调节器及动态泄流电路
技术领域
本发明有关于电子电路，特别是有关于一种具有电压调节器及动态泄流电路。
背景技术
随着半导体制程的微缩，功率晶体管的通道长度也愈来愈短，进而导致接面温度(junction temperature)愈来愈高，所以功率晶体管的漏电流(leakage current)也会随着增加。此外，后端元件可能因为开启或关闭，而造成电压调节器的输出电压产生电压过冲(overshoot)的现象。
因此，需要一种电压调节器及动态泄流电路(dynamic bleeder currentcircuit)以解决上述问题。
发明内容
本发明实施例提供一种动态泄流电路，用于一电压调节器，该动态泄流电路包括：一第一泄流电路，包括：一输入级，用以依据一预定比例映射该电压调节器的一运算放大器中的一偏压电流以产生一映射电流；一电流比较器，用以比较一拉扯电流及一沉没电流，其中该沉没电流是由该映射电流所产生；以及一泄流输出级，依据该电流比较器的比较结果以决定是否以一第一电流对该电压调节器的一负载电容进行放电；以及一第二泄流电路，用以提供一第二电流对该电压调节器的该负载电容进行放电，其中该第一电流大于该第二电流，且该拉扯电流等于该第二电流。
本发明除提供一种动态泄流电路外，更提供一种电压调节器，包括：一运算放大器，其中该运算放大器的正输入端、负输入端、及输出端分别电性连接至该电压调节器的一输出端、一参考电压、及一第一节点，其中该电压调节器的该输出端具有一负载电容；一功率N型晶体管，其中该功率N型晶体管的栅极、漏极、及源极分别电性连接至该第一节点、该电压调节器的该输出端、及一电压源；以及一动态泄流电路，包括：一第一泄流电路，包括：一输入级，用以依据一预定比例映射该电压调节器的一运算放大器中的一偏压电流以产生一映射电流；一电流比较器，用以比较一拉扯电流及一沉没电流，其中该沉没电流是由该映射电流所产生；以及一泄流输出级，依据该电流比较器的比较结果以决定是否以一第一电流对该电压调节器的一负载电容进行放电；以及一第二泄流电路，用以提供一第二电流对该电压调节器的该负载电容进行放电，其中该第一电流大于该第二电流，且该拉扯电流等于该第二电流。
本发明中电压调节器及动态泄流电路，其可检测电压调节器的输出端的输出电压是否产生电压过冲的情况(例如输出电压大于参考电压)。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1显示依据本发明一实施例中的电压调节器的示意图。
图2A显示依据本发明另一实施例中的电压调节器的示意图。
图2B显示依据本发明图2A实施例中的电压调节器的电路图。
图3A显示依据本发明图1实施例中的电压调节器的电压及电流的操作曲线的示意图。
图3B显示依据本发明图2B实施例中的电压调节器的电压及电流的操作曲线的示意图。
图4显示依据本发明一实施例中的电压调节器200的操作流程的示意图。
符号说明：
100～电压调节器； 120～功率晶体管；
110～运算放大器； 130～晶体管；
200～电压调节器； M1A－M1B、M2A－M2B～晶体管；
210～运算放大器； M3－M5～晶体管；
220～功率晶体管； M6A－M6B、M7A－M7B～晶体管；
230～动态泄流电路； M8A－M8B、240～晶体管；
CL～负载电容； 2300～第一泄流电路；
N10、N11～节点； 2305～第二泄流电路；
I11～负载电流； 2301～输入级；
I12～固定泄流电流； 2302～电流比较器；
Vref～参考电压； 2303～泄流输出级；
Vout～输出电压； I1－I10～电流；
VDD～电压； Ifix～固定泄放电流；
VCMN～电压； 301－304～曲线；
IL～负载电流； t0、t1、t2～时间；
Itotal～电流； T1、T2～时间间隔；
VPP、VSS～电压； VOS～过冲电压；
N1－N6～节点； S402－S420～步骤。
具体实施方式
图1显示依据本发明一实施例中的电压调节器的示意图。
如图1所示，电压调节器100包括一运算放大器(operational amplifier，OPAmp)110、一功率晶体管120、及一晶体管130。运算放大器110的正输入端接收一参考电压Vref，且其负输入端电性连接至电压调节器100的输出端(例如节点N10)，并将在节点N10的输出电压Vout维持在参考电压VREF。
功率晶体管120则提供一负载电流(loading current)I1至后续的电路元件。然而，在实作上，随着电压调节器100的后续电路元件的开关，功率晶体管120的负载电流也需随着调整，此时电压调节器100会产生电压过冲(overshoot)的现象，使得输出电压Vout的电压位准并无法一直维持在参考电压Vref，其原因为(1)功率晶体管120本身的漏电流(leakage current)所导致；及(2)运算放大器110的反应速度太慢。
举例来说，理论上，当电压调节器100的后续电路元件关闭时，功率晶体管120所提供的负载电流I11也要随着变小。然而，因为运算放大器110的负输入端的电压变化要反应至运算放大器110的输出端(例如节点N11)需要反应时间，所以来不及关闭功率晶体管120，因而造成功率晶体管120会在一段时间内仍提供较大的负载电流I11，使得电压调节器100的后续电路元件的去耦电容(decoupling capacitor)会储存相当程度的电量，进而造成节点N10的输出电压Vout产生电压过冲。去耦电容的数值C通常以nF为单位，且其储存的电量Q可利用下列方程式：Q＝C*V计算而得，其中V即为在节点N10的电压Vout。
晶体管130做为一泄流电路，且提供了固定的泄流电流I12。为了避免电压调节器100的功耗过大，晶体管130所提供的固定泄流电流I12的数值都不大，例如为1μA。若依据方程式：Q＝I*t，则需要很长的时间才能把因为电压过冲而在去耦电容中所储存的电荷经由晶体管130排泄完毕。若使用能提供固定较大的泄流电流I12的晶体管130，虽然能够缩短泄流时间，但这会导致电压VDD的消耗电流过大，且不符合低功耗电路的设计规范。
图2A显示依据本发明另一实施例中的电压调节器的示意图。
如图2A所示，电压调节器200包括一运算放大器210、一功率晶体管220、及一动态泄流电路230。运算放大器210的正输入端接收一参考电压Vref，且其负输入端电性连接至电压调节器200的输出端(例如节点N5)，并将在节点N5的输出电压Vout维持在参考电压Vref。
功率晶体管220则提供一负载电流(loading current)IL至后续的电路元件。类似于图1中的电压调节器100，因为功率晶体管220本身的漏电流或是运算放大器210的反应速度太慢，当电压调节器100的后续电路元件关闭时，同样会导致电压调节器200的输出端(例如节点N6)有电压过冲的现象发生。
本发明中的动态泄流电路230可判断电压调节器200的输出端是否有电压过冲的情况。若判断电压调节器200的输出端有电压过冲的情况，则动态泄流电路230可另外启动其第一泄流电路2300(如图2B所示)以较大的泄放电流对去耦电容所储存的电荷进行放电，使得电压调节器200的输出端的电压过冲的时间大幅降低。若判断电压调节器200的输出端并没有电压过冲的情况，则动态泄流电路230可利用其第二泄流电路2305(如图2B所示)以一固定泄放电流进行放电。电流Itotal即表示动态泄流电路230进行放电的总电流。
图2B显示依据本发明图2A实施例中的电压调节器的电路图。
如图2B所示，运算放大器210包括晶体管M6A－M6B、M7A－M7B、及M8A－M8B。
晶体管M6A－M6B及M7A－M7B构成一运算放大器，其中晶体管M6A的栅极例如为运算放大器210的负输入端，其电性连接至电压调节器200的输出端(例如节点N5)，其具有电压Vout。晶体管M6B的栅极例如为运算放大器210的正输入端，其电性连接至参考电压Vref。晶体管M8A－M8B构成一电流源，例如提供了运算放大器210的偏压电流Ibias，例如Ibias＝1μA，但本发明并不限于此。若晶体管M8A及M8B是匹配的晶体管(具有相同的宽长比)，则流经晶体管M8A的电流I9与流经晶体管M8B的电流I10等于0.5Ibias。晶体管M7A及M7B组成一电流镜(current mirror)，且晶体管M7A及M7B为匹配的P型晶体管(具有相同的宽长比(W/L))。
动态泄流电路230包括第一泄流电路2300及第二泄流电路2305，其中第一泄流电路2300在电压调节器200的输出端的输出电压Vout发生电压过冲时，利用大电流(例如流经晶体管M4的电流I7)进行放电。第二泄流电路2305包括晶体管240，其提供固定泄放电流Ifix以进行放电。晶体管240的栅极、漏极、及源极分别电性连接至控制电压VCMN、节点N4、及接地电压源VSS。在一实施例中，固定泄放电流Ifix例如相当于功率晶体管220的漏电流，例如Ifix＝0.5μA，但本发明并不限于此。需注意的是，当第一泄流电路2300未启动大电流(例如电流I7)进行放电，第二泄流电路2305提供稳定的固定泄放电流Ifix。
第一泄流电路2300包括一输入级2301、一电流比较器2302、及一泄流输出级2303。举例来说，输入级2301包括P型晶体管M3，其中晶体管M3的栅极、源极、及漏极分别电性连接至运算放大器210中的节点N1、电压VDD、及节点N2。在一实施例中，晶体管M3的宽长比(W/L)为晶体管M7A及M7B的宽长比的一预定比例(例如1/2)。因为晶体管M3与晶体管M7A及M7B亦形成一电流镜，故流经晶体管M3的电流I3为流经晶体管M7B及M6B的电流I2的一半。意即输入级2301中的晶体管M3以一预定比例映射在运算放大器210中的偏压电流，故电流I3亦可称为一映射电流。
电流比较器2302包括晶体管M1A－M1B及M2A－M2B，其中晶体管M1A－M1B及M2A－M2B分别构成一电流镜，且两个电流镜又形成电流比较器。举例来说，晶体管M1A－M1B所构成的电流镜，是连接至节点N5及晶体管240，且晶体管240提供了固定泄放电流Ifix。因此，分别流经晶体管M1A及M1B的电流I5及I6是相等的，且等于0.5Ifix。在一实施例中，固定泄放电流Ifix例如等于0.5μA，但本发明并不限于此。
晶体管M2B的宽长比为晶体管M2A的宽长比的一预定倍数，例如3倍，但本发明并不限于此。在晶体管M2A－M2B所构成的电流镜中，流经晶体管M2A的电流等于流经晶体管M3的电流I3。因此，流经晶体管M2B的电流I4等于3倍的电流I3。
泄流输出级2303包括晶体管M4及M5，其中晶体管M4例如为一泄流晶体管，且晶体管M4是否导通是依据其栅极电压，例如节点N3的电压VN3，或是可称为泄流控制电压VN3。当晶体管M4导通时，则可以一较大的泄放电流(电流I7，例如为1mA)对负载电容CL所储存的电荷进行放电。晶体管M5则是做为电容使用，其系让节点N3的电压VN3的变化趋缓。在一实施例中，泄流输出级2303可省略晶体管M5。
在一实施例中，在电流比较器2302中，流经晶体管M1A的电流I5可视为一拉扯电流(pull current)Ipull，且流经晶体管M2B的电流I4可视为一沉没电流(sink current)Isink。对于由晶体管M1A－M1B及M2A－M2B所分别构成的电流镜的交界的节点N3来说，若沉没电流Isink大于或等于拉扯电流Ipull，则节点N3的电压VN3会维持在0V(视为接地)。若沉(沉)没电流Isink小于拉扯电流Ipull，则表示流入节点N3的净电流(Ipull-Isink)是大于0的。
此外，因为节点N3连接至晶体管M4及M5的栅极，故表示此净电流无法流经晶体管M4及M5，所以此净电流会对节点V3附近的耦合电容及晶体管M5所形成的电容进行充电，进而导致节点V3的电压VN3持续升高。因此，在这种情况下，晶体管M4会因为节点V3升高的电压VN3而导通，故可用较大的泄放电流对负载电容CL所储存的电荷进行放电。
在一实施例中，动态泄流电路230具有第一泄流模式及第二泄流模式。当动态泄流电路230在第一泄流模式时，会利用第二泄流电路2305(例如晶体管240)提供固定泄流电流以对负载电容CL进行放电。当动态泄流电路230在第二泄流模式时，会同时利用第一泄流电路2300所产生的较大的泄放电流对负载电容CL进行放电。
举例来说，当电压Vout及参考电压Vref相等，则流经晶体管M7A及M6A的电流I1、及流经晶体管M7B及M6B的电流I2等于一半的偏压电流Ibias，意即I1＝I2＝0.5Ibias。为了便于说明，电流Ibias例如等于1μA。
此时，节点N1的偏压点电压Vbias会处于低逻辑状态，且晶体管M7A、M7B、及M3均会导通。若晶体管M3的宽长比(W/L)为晶体管M7A及M7B的宽长比的一半，晶体管M3与晶体管M7A及M7B亦形成一电流镜，故流经晶体管M3的电流I3为流经晶体管M7B及M6B的电流I2的一半，意即I3＝0.25μA。
在晶体管M2A及M2B所组成的电流镜中，流经晶体管M2A的电流同样为电流I3。因为晶体管M2B的宽长比为晶体管M2A的宽长比的3倍，故流经晶体管M2B的电流I4＝0.75μA。此外，因为晶体管240提供一固定泄流电流Ifix＝0.5μA，且电流Ifix(即电流I6)流经晶体管M1B产生VGS1电压，并提供给晶体管M1A产生电流I5。此时，电流I6及电流I5均为0.5μA。
此时，对于节点N3来说，有两股电流互相拉扯，即电流I5＝0.5μA及电流I4＝0.75μA，其中流经晶体管M1A的电流I5可视为一拉扯电流Ipull，且流经晶体管M2B的电流I4可视为一沉没电流Isink。对于由晶体管M1A－M1B及M2A－M2B所分别构成的电流镜的交界的节点N3来说，因为沉没电流Isink大于或等于拉扯电流Ipull，节点N3的电压VN3会维持在0V(视为接地)。因此，节点N3的电压VN3会小于晶体管M4的阈值电压(Vt)，故晶体管M4会操作在截止区(cut-off region)。
因此，此时对负载电容CL进行放电的电流I8即为电流I5及I6的总和，即1μA，故可刚好抵销功率晶体管220的漏电流。需注意的是，动态泄流电路230在第一泄流模式下并没有增加电压VDD的功耗。
当电压Vout大于参考电压Vref时，表示电压调节器200的输出端产生电压过冲的情况。此时，节点N1的电压VN1(或是可称为偏压点电压Vbias)会逐渐接近电压VPP，使得晶体管M3进入截止区。因此，电流I3会由0.25μA，逐渐降低至0μA。意即晶体管M2A的电压VGS也随着下降，并使晶体管M2A及M2B逐渐进入截止区，且电流I4亦会由0.75μA逐渐降低至0μA。
节点N3来说，因为沉没电流Isink(即电流I4)＝0μA，且拉扯电流Ipull(即电流I5)为0.5μA，故拉扯电流会对节点N3附近的耦合电容及晶体管M5所形成的电容进行充电，使得节点N3的电压VN3超过晶体管M4的阈值电压(Vt)。故晶体管M4会导通，且以较大的泄放电流(例如电流I7，约为1mA)对负载电容CL进行放电，使得电压调节器200的输出端的输出电压Vout逐渐降低。需注意的是，在第二泄流模式时，因为电流I5及I6(约为1μA)的数量级与电流I7(约为1mA)相比相当小(差距约为1000倍)，故可将总泄放电流I8视为等于电流I7。
需注意的是，当电压调节器200的输出端的输出电压Vout逐渐降低至接近参考电压Vref时，节点N1的电压即会由电压VPP逐渐降低，进而让晶体管M3再度导通，并使得动态泄流电路230再度进入第一泄流模式以固定泄放电流Ifix对负载电容CL进行放电。
在图2B中的电压调节器200相较于图1中的电压调节器100，约增加7个晶体管即能达到动态泄放电流的功能。此外，电压调节器200中使用一个运算放大器210，且第一泄流电路2300的输入级2301由运算放大器210中的一偏压点电压(例如节点N1的电压)所控制。因此，运算放大器210只需使用一个误差电压(offset voltage)，故可降低制程变异的影响。在一些实施例中，功率晶体管220并不限定于功率N型场效晶体管，功率晶体管220亦可由功率P型场效晶体管(Power PMOSFET)所实现。
图3A显示依据本发明图1实施例中的电压调节器的电压及电流的操作曲线的示意图。图3B显示依据本发明图2B实施例中的电压调节器的电压及电流的操作曲线的示意图。请同时参考图1、图2B、及图3A－3B。
在图3A中，曲线301表示电压调节器100的输出电压Vout的电压变化曲线，且曲线302表示电压调节器100的泄放电流的电流变化曲线。
电压调节器100的输出电压Vout在时间t0至t1维持在参考电压Vref。当在时间t1时，电压调节器100的输出电压Vout发生电压过冲，且输出电压Vout在极短时间内提升至过冲电压VOS。因为电压调节器100由图1中的晶体管130提供很小的固定泄放电流Ifix(例如为1μA)，所以需要很长的时间，例如从时间t1到时间t2(即时间间隔T1)才能将负载电容CL的电荷放电，使得电压调节器100的输出电压Vout由过冲电压VOS放电回到参考电压Vref。
在图3B中，曲线303表示电压调节器200的输出电压Vout的电压变化曲线，且曲线304表示电压调节器200的泄放电流的电流变化曲线。
电压调节器200的输出电压Vout在时间t0至t1维持在参考电压Vref，且此时动态泄流电路230操作于第一泄流模式，例如利用晶体管240提供固定泄放电流Ifix进行放电。当在时间t1时，电压调节器200的输出电压Vout发生电压过冲，且输出电压Vout在极短时间内提升至过冲电压VOS。此时，动态泄流电路230会切换至第二泄流模式，例如在图2B中的节点N3的电压VN3会提高并超过晶体管M4的阈值电压，使得晶体管M4导通并提供较大的泄放电流(例如电流I7)对负载电容CL进行放电。因为电流I7的数量级远大于固定泄放电流，所以电压调节器200的输出电压Vout可在时间t1至t3(即时间间隔T2)内就放电至接近参考电压Vref。由图3A及3B可看出，时间间隔T2小于时间间隔T1。
当电压调节器200的输出端的输出电压Vout逐渐降低至接近参考电压Vref时，节点N1的电压即会由电压VPP逐渐降低，进而让晶体管M3再度导通，并使得动态泄流电路230再度进入第一泄流模式以固定泄放电流Ifix对负载电容CL进行放电。
图4显示依据本发明一实施例中的电压调节器200的操作流程的示意图。请同时参考图2B及图4。
在步骤S402，利用运算放大器210比较电压Vout及Vref。举例来说，电压Vref为一参考电压，其电性连接至运算放大器210的正输入端。电压Vout为运算放大器210的输出电压，其电性连接至运算放大器210的负输入端。当电压Vout大于电压Vref，则执行步骤S404。当电压Vout小于或等于电压Vref，则执行步骤S408。
在步骤S404，偏压点电压Vbias为高逻辑状态。举例来说，当电压Vout大于电压Vref，表示电压调节器200的输出端产生电压过冲的情况，节点N1(即偏压点)的电压会接近于电压VPP，故在节点N1的偏压点电压Vbias为高逻辑状态。
在步骤S406，沉没电流Isink＝0。举例来说，当节点N1的偏压点电压Vbias为高逻辑状态，晶体管M3会操作在截止区，故电流I3为0。因此，晶体管M2A及M2B均会操作在截止区，故流经晶体管M2B的沉没电流Isink(即电流I4)为0。
在步骤S408，偏压点电压Vbias为低逻辑状态。举例来说，当电压Vout及参考电压Vref相等，则电流I1及I2均等于一半的偏压电流Ibias，且此时节点N1会处于低逻辑状态。
在步骤S410，沉没电流Isink>0。举例来说，当节点N1的偏压点电压Vbias为低逻辑状态，晶体管M3会导通。此外，晶体管M3的宽长比(W/L)为晶体管M7A及M7B的宽长比的一预定比例(例如1/2)。因为晶体管M3与晶体管M7A及M7B亦形成一电流镜，故流经晶体管M3的电流I3为流经晶体管M7B及M6B的电流I2的一半。因此，晶体管M3会以一预定比例(例如0.5倍)映射在运算放大器210中的偏压点(节点N1)的电流I2以产生映射电流I3。若此时电流I1＝I2＝0.5μA，则流经晶体管M3的电流I3为0.25μA。电流I3流经晶体管M2A，但因为晶体管M2B的宽长比是晶体管M2A的宽长比的3倍，故电流I4(即沉没电流Isink)为0.75μA。
在步骤S412，比较拉扯电流Ipull及沉没电流Isink。其中拉扯电流Ipull例如为流经晶体管M1A的电流I5，例如通过电流镜映射流经晶体管M1B的电流I6(约为0.5μA)。当拉扯电流Ipull大于沉没电流Isink，执行步骤S414。当拉扯电流Ipull小于或等于沉没电流Isink，执行步骤S418。
在步骤S414，泄流控制电压VN3会处于高逻辑状态。举例来说，当拉扯电流Ipull大于沉没电流Isink，表示会两者之间有一净电流对节点N3附近的耦合电容及晶体管M5所形成的电容进行充电，使得在节点N3的泄流控制电压VN3会处于高逻辑状态。
在步骤S416，泄流晶体管M4导通。因为泄流控制电压VN3处于高逻辑状态，会致使泄流晶体管M4导通，并以大电流(例如1mA)对负载电容CL所储存的电荷进行放电。
在步骤S418，泄流控制电压VN3会处于低逻辑状态。当拉扯电流Ipull小于或等于沉没电流Isink，表示节点N3的泄流控制电压VN3会视为接地，而处于低逻辑状态。
在步骤S420，泄流晶体管M4关闭。因为泄流控制电压VN3处于低逻辑状态，会致使泄流晶体管M4关闭。此时，动态泄流电路230通过第二泄流电路2305(例如晶体管240)提供固定泄放电流Ifix(例如等于电流I6)，且对于负载电容CL的总放电电流I8则等于电流I5及I6的总和。
需注意的是，电压调节器200在运作时会持续依照图4中的流程进行判断电压调节器200的输出电压Vout是否发生电压过冲的情况，并可动态泄流电路230切换至第二泄流模式并以大电流放电(例如泄流晶体管M4导通)。
综上所述，本发明提供一种电压调节器及动态泄流电路，其可检测电压调节器的输出端的输出电压是否产生电压过冲的情况(例如输出电压大于参考电压)。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种动态泄流电路，用于一电压调节器，其特征在于，该动态泄流电路包括：
一第一泄流电路，包括：
一输入级，用以依据一预定比例映射该电压调节器的一运算放大器中的一偏压电流以产生一映射电流；
一电流比较器，用以比较一拉扯电流及一沉没电流，其中该沉没电流是由该映射电流所产生；以及
一泄流输出级，依据该电流比较器的比较结果以决定是否以一第一电流对该电压调节器的一负载电容进行放电；以及
一第二泄流电路，用以提供一第二电流对该电压调节器的该负载电容进行放电，其中该第一电流大于该第二电流，且该拉扯电流等于该第二电流。
2.如权利要求1所述的动态泄流电路，其特征在于，该输入级包括一第一P型晶体管，且该第一P型晶体管的栅极、源极、及漏极分别电性连接至该偏压电流所流经的一偏压点、一电压源、及一第一节点，其中该预定比例为0.5。
3.如权利要求2所述的动态泄流电路，其特征在于，该电流比较器包括一第一电流镜及一第二电流镜，其中该第一电流镜是一预定倍数映射该映射电流以产生在一第二节点的该沉没电流，且该第二电流镜映射该第二电流以产生在该第二节点的该拉扯电流。
4.如权利要求3所述的动态泄流电路，其特征在于，该第一电流镜包括一第一N型晶体管及一第二N型晶体管，其中该第一N型晶体管的栅极、漏极、及源极分别电性连接至该第一节点、该第一节点、及一接地电压源，且该第二N型晶体管的栅极、漏极、及源极分别电性连接至该第一节点、一第二节点、及该接地电压源，其中该第二N型晶体管的宽长比为该第一N型晶体管的宽长比的3倍。
5.如权利要求3所述的动态泄流电路，其特征在于，该第二电流镜包括一第二P型晶体管及一第三P型晶体管，其中该第二P型晶体管的栅极、漏极、及源极分别电性连接至一第三节点、该第二节点、及该电压调节器的一输出端，且该第三P型晶体管的栅极、漏极、及源极分别电性连接至该第三节点、该第三节点、及该电压调节器的该输出端。
6.如权利要求5所述的动态泄流电路，其特征在于，该泄流输出级包括一第三N型晶体管，且该第三N型晶体管的栅极、漏极、及源极分别电性连接至该第二节点、该电压调节器的该输出端、及接地电压源。
7.如权利要求6所述的动态泄流电路，其特征在于，该泄流输出级更包括一第四N型晶体管，且该第四N型晶体管的栅极、漏极、及源极分别电性连接至该第二节点、该接地电压源、及该接地电压源。
8.如权利要求6所述的动态泄流电路，其特征在于，该第二泄流电路包括一第五N型晶体管，且该第五N型晶体管的栅极、漏极、及源极分别电性连接至一控制电压源、该第三节点、及该接地电压源，
其中当该拉扯电流大于该沉没电流，该第二节点的一泄流控制电压处于高逻辑状态，使得该第三N型晶体管导通并以该第一电流对该电压调节器的该负载电容进行放电，
其中当该拉扯电流小于或等于该沉没电流，该第二节点的一泄流控制电压处于低逻辑状态，使得该第三N型晶体管关闭。
9.如权利要求1所述的动态泄流电路，其特征在于，该电压调节器更包括一功率N型晶体管，且流经该功率N型晶体管的该第二电流及该拉扯电流的总和等于该功率N型晶体管的一漏电流。
10.一种电压调节器，其特征在于，包括：
一运算放大器，其中该运算放大器的正输入端、负输入端、及输出端分别电性连接至该电压调节器的一参考电压、一输出端、及一第一节点，其中该电压调节器的该输出端具有一负载电容；
一功率N型晶体管，其中该功率N型晶体管的栅极、漏极、及源极分别电性连接至该第一节点、一电压源、及该电压调节器的该输出端；以及
一动态泄流电路，包括：
一第一泄流电路，包括：
一输入级，用以依据一预定比例映射该电压调节器的一运算放大器中的一偏压电流以产生一映射电流；
一电流比较器，用以比较一拉扯电流及一沉没电流，其中该沉没电流是由该映射电流所产生；以及
一泄流输出级，依据该电流比较器的比较结果以决定是否以一第一电流对该电压调节器的该负载电容进行放电；以及
一第二泄流电路，用以提供一第二电流对该电压调节器的该负载电容进行放电，其中该第一电流大于该第二电流，且该拉扯电流等于该第二电流。
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