CN101661938B - 一种新型的抗总剂量辐照的cmos集成电路 - Google Patents
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Abstract
本发明公开了一种新型的抗总剂量辐照的CMOS集成电路，属于电子技术领域。本发明CMOS集成电路包括NMOS器件和PMOS器件，器件之间通过沟槽隔离，PMOS和PMOS之间的沟槽用隔离材料一填充，所述隔离材料一在总剂量辐照下产生固定正电荷，NMOS和NMOS之间用隔离材料二填充，所述隔离材料二在总剂量辐照下产生固定负电荷。此外，NMOS和PMOS之间的沟槽用所述隔离材料一和所述隔离材料二填充，其中所述隔离材料一靠近PMOS，所述隔离材料二靠近NMOS；或者NMOS和PMOS之间通过两个相邻的沟槽隔离，和PMOS相邻的沟槽用所述隔离材料一填充，和NMOS相邻的沟槽用所述隔离材料二填充。本发明可用于航天、军事、核电和高能物理等与总剂量辐照相关的行业。
Description
技术领域
本发明涉及CMOS集成电路，尤其涉及一种新型的抗总剂量辐照的CMOS集成电路，属于电子技术领域。
背景技术
集成电路技术正越来越广泛的被应用于航天、军事、核电和高能物理等与总剂量辐照相关的行业中。而且随着集成电路集成度的不断提高，半导体器件的尺寸日益减小，浅槽隔离技术正以其优良的器件隔离性能成为集成电路中器件之间电学隔离的主流技术。但是由于总剂量辐照粒子对于器件中二氧化硅氧化层的损伤，会在浅槽隔离结构的氧化层内产生大量的固定正电荷。在NMOS器件中，这些固定正电荷会引起浅槽隔离氧化层附近的衬底反型，并在一定的源漏偏压下形成寄生管漏电。在器件主管开启之前，主管处于关态，但是这时的寄生管已经导通，形成较大的关态泄漏电流。这种关态泄漏电流会大大增加集成电路的功耗，并对集成电路的可靠性产生较大的负面影响，成为现阶段亟待解决的一个总剂量辐照可靠性问题。
因此，如果能够在不改变浅槽隔离技术的主流制备工艺的前提下提出一种可以减少NMOS器件总剂量辐照后关态泄漏电流的新型隔离技术，将会对整个集成电路的抗辐照加固具有重大的意义。
发明内容
本发明的目的是提供一种新型的抗总剂量辐照的CMOS集成电路，该集成电路可以减少其中的NMOS器件的关态泄漏电流。
为了实现上述技术目的，本发明采用如下技术方案：
一种新型的抗总剂量辐照的CMOS集成电路，包括NMOS器件和PMOS器件，器件之间通过沟槽隔离，PMOS器件和PMOS器件之间的沟槽用隔离材料一填充，所述隔离材料一在总剂量辐照下产生固定正电荷，其特征在于，NMOS器件和NMOS器件之间用隔离材料二填充，所述隔离材料二在总剂量辐照下产生固定负电荷。
NMOS器件和PMOS器件之间的沟槽可用所述隔离材料一和所述隔离材料二填充，其中所述隔离材料一靠近PMOS器件，所述隔离材料二靠近NMOS器件。
此外，NMOS器件和PMOS之间可通过两个相邻的沟槽隔离，和PMOS器件相邻的沟槽用所述隔离材料一填充，和NMOS器件相邻的沟槽用所述隔离材料二填充。
本发明所述隔离材料一优选为二氧化硅(SiO2)；所述隔离材料二优选自氮化硅(Si3N4)、氮化钛(Ti3N4)、氮化钽(TaN)或它们的混合物，此处所述的混合物可以是两种所述材料的混合物，也可以是三种所述材料的混合物。
下面进一步说明本发明技术方案。
现有的CMOS集成电路包括大量(比如上万个)NMOS器件和PMOS器件，器件之间通过沟槽隔离。NMOS器件相互之间，PMOS器件相互之间，以及NMOS器件和PMOS器件之间的沟槽均用上述隔离材料一(二氧化硅)填充。
本发明则与之不同。本发明在现有的CMOS集成电路浅槽隔离技术(shallow-trenchisolation：STI)基础上，引入与传统工艺完全兼容的上述隔离材料二(氮化硅、氮化钛、氮化钽等)，并将这种材料用于NMOS器件相互之间以及NMOS和PMOS器件之间的隔离，在保持原有浅槽隔离技术优势的基础上极大幅度的提高了CMOS集成电路的抗总剂量性能。上述隔离材料二的主要特征是在总剂量辐照下能够在其中产生大量的固定负电荷(如图1a所示)，这些固定负电荷会引起与浅槽隔离结构临近部分的衬底形成空穴积累，而对于NMOS器件来说源漏均是N型掺杂，必须要在衬底形成电子积累层才能产生源漏导通电流，造成寄生晶体管泄漏，因而本发明CMOS集成电路中的NMOS器件不存在总剂量辐照引起的寄生晶体管泄漏电流，从根本上消除了寄生晶体管的形成。对于PMOS器件与PMOS器件之间的隔离槽，本发明仍采用传统的二氧化硅填充，二氧化硅材料在总剂量辐照下会产生大量的固定正电荷(如图1b所示)，这些固定正电荷会引起与浅槽隔离结构临近部分的衬底形成电子积累，而对于PMOS器件来说源漏均是P型掺杂，必须要在衬底形成空穴积累层才能产生源漏导通电流，造成寄生晶体管泄漏，因而本发明CMOS集成电路中的PMOS器件也不存在总剂量辐照引起的寄生晶体管泄漏电流，因此本发明从根本上消除了集成电路在总剂量辐照环境中的漏电效应，极大程度的提高了CMOS集成电路的抗总剂量辐照特性，极大地减少了CMOS集成电路在总剂量辐照环境中的静态功耗，增加了CMOS集成电路的可靠性。
图2给出了分别采用传统浅槽隔离结构和本发明浅槽隔离结构的NMOS器件导通电流比较。从图中可以看出，在栅压小于零的时候采用传统浅槽隔离结构的NMOS晶体管就已经存在很大的电流，这种大电流在器件还未进入工作状态的时候就已经存在，给CMOS集成电路造成很大的功率损耗，并在很大程度上降低了CMOS集成电路的应用可靠性。而采用本发明浅槽隔离结构的NMOS晶体管在关态时电流非常小，几乎为零，对电路性能的影响可以忽略，大大增强了CMOS集成电路的可靠性，降低了CMOS集成电路的功率损耗。
除此之外，本发明CMOS集成电路的另一特点是所采用的隔离材料二(氮化硅、氮化钛、氮化钽等材料)具有与传统的CMOS工艺完全兼容的特点，并保留了传统的浅槽隔离工艺结构在集成电路隔离方面具有的所有技术优势。
和现有技术相比，本发明所提出的抗总剂量辐照的CMOS集成电路可以从根本上消除CMOS集成电路在总剂量辐照环境下的寄生漏电，大大的增强了CMOS集成电路的抗总剂量辐照性能，对于降低总剂量辐照下集成电路的功耗和增强集成电路的可靠性具有重大意义，在集成电路抗总剂量辐照加固技术应用中，有着明显的优势和广泛的应用前景。
附图说明
图1显示总剂量辐照下两种沟槽填充材料的不同性质；
图2显示现有浅槽隔离结构和本发明浅槽隔离结构的NMOS器件导通电流比较；
图3-8显示实施例制备CMOS集成电路的各个步骤。
具体实施方式
下面通过一个具体的制备实施例结合附图对本发明作进一步描述。
本实施例制备本发明的新型抗NMOS器件总剂量辐照的CMOS集成电路，主要包括如下步骤：
1)二氧化硅和氮化硅的形成。如图3所示。在体硅衬底1上热氧化生长一层厚度大约为100埃米至200埃米的二氧化硅作为氮化硅与硅衬底之间的应力缓冲层2，然后再用低压化学气相淀积(LPCVD)方法淀积一层1000埃米至1500埃米氮化硅，作为阻挡层3。
2)第一次沟壑光刻和刻蚀。如图4所示。在用第一个光刻版光刻定义出所示图形后，用反应离子刻蚀(RIE)方法刻蚀梯形沟槽4，刻蚀气体可以是CL2，HBr，和O2等。在NMOS器件相互之间刻蚀大槽，在NMOS器件和PMOS器件之间刻蚀小槽。大槽的槽宽约为100至250纳米，小槽的槽宽约为50-120纳米，槽深均约为300纳米至500纳米，梯形槽的正梯形边的倾斜角度约为75°～89°。
3)淀积隔离材料二。如图5所示。用高密度等离子体CVD(HDPCVD)的方法淀积氮化硅(Si3N4)层5至步骤2所刻蚀的沟槽4中。刻蚀与淀积的比例，即所谓的Etch/Depo比例，通常保持在0.14～0.33之间。
4)第二次沟壑光刻和刻蚀。如图6所示。用第二个光刻版定义出图中其他的沟槽6，并用RIE刻蚀方法进行第二次沟槽刻蚀。所刻蚀的沟槽大小与第一次类同。
5)淀积隔离材料一。如图7所示。用HDPCVD的方法淀积二氧化硅层7至步骤4所刻蚀的沟槽6中。
6)去除应力缓冲层2本身及其上方的各层(包括阻挡层3，氮化硅层5和二氧化硅层7)。如图8所示。用化学机械抛光(CMP)，浓磷酸煮，漂洗等方法去除应力缓冲层2本身及其上方的各层材料，得到最终的CMOS集成电路。
从图8可知，在本实施例的CMOS集成电路中，包括NMOS器件和PMOS器件，器件之间通过沟槽隔离，PMOS器件和PMOS器件之间的沟槽用隔离材料一(二氧化硅)填充，该隔离材料一在总剂量辐照下产生固定正电荷；NMOS器件和NMOS器件之间用隔离材料二(在本实施例中为氮化硅，但也可以是其他材料)填充，该隔离材料二在总剂量辐照下产生固定负电荷；NMOS器件和PMOS之间通过两个相邻的沟槽(相对小些)隔离，其中和PMOS器件相邻的沟槽用所述隔离材料一填充，和NMOS器件相邻的沟槽用所述隔离材料二填充。
需要说明的是，尽管图3-8中仅以四个MOS器件为例说明本实施例中器件之间的隔离方式，但整个CMOS集成电路中可以包括众多MOS器件，器件之间的邻接方式不外乎NMOS-NMOS，NMOS-PMOS和PMOS-PMOS，均在图3-8中得以体现。
Claims (4)
1.一种新型的抗总剂量辐照的CMOS集成电路，包括NMOS器件和PMOS器件，器件之间通过沟槽隔离，PMOS器件和PMOS器件之间的沟槽用隔离材料一填充，所述隔离材料一在总剂量辐照下产生固定正电荷，其特征在于，NMOS器件和NMOS器件之间用隔离材料二填充，所述隔离材料二在总剂量辐照下产生固定负电荷，NMOS器件和PMOS器件之间的沟槽用所述隔离材料一和所述隔离材料二填充，其中所述隔离材料一靠近PMOS器件，所述隔离材料二靠近NMOS器件。
2.如权利要求1所述的CMOS集成电路，其特征在于，NMOS器件和PMOS器件之间通过两个相邻的沟槽隔离，和PMOS器件相邻的沟槽用所述隔离材料一填充，和NMOS器件相邻的沟槽用所述隔离材料二填充。
3.如权利要求1或2所述的CMOS集成电路，其特征在于，所述隔离材料一是二氧化硅。
4.如权利要求1或2所述的CMOS集成电路，其特征在于，所述隔离材料二选自氮化硅、氮化钛、氮化钽或它们的混合物。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200910092744XA CN101661938B (zh) | 2009-09-22 | 2009-09-22 | 一种新型的抗总剂量辐照的cmos集成电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200910092744XA CN101661938B (zh) | 2009-09-22 | 2009-09-22 | 一种新型的抗总剂量辐照的cmos集成电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101661938A CN101661938A (zh) | 2010-03-03 |
| CN101661938B true CN101661938B (zh) | 2011-01-19 |
Family
ID=41789843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200910092744XA Expired - Fee Related CN101661938B (zh) | 2009-09-22 | 2009-09-22 | 一种新型的抗总剂量辐照的cmos集成电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101661938B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102110692A (zh) * | 2011-01-24 | 2011-06-29 | 中国电子科技集团公司第五十八研究所 | 抗辐照eeprom存储阵列隔离结构 |
| CN103489477B (zh) * | 2013-09-04 | 2016-01-13 | 华中科技大学 | 抗总剂量效应存储单元电路 |
| CN110707043B (zh) * | 2019-10-31 | 2021-11-09 | 西安微电子技术研究所 | 一种带硅化物的场加固抗总剂量辐射cmos器件及工艺 |
| CN111812481A (zh) * | 2020-07-22 | 2020-10-23 | 湘潭大学 | 累积电离辐射效应下半导体功率器件的可靠性的评价方法 |
-
2009
- 2009-09-22 CN CN200910092744XA patent/CN101661938B/zh not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| CN101661938A (zh) | 2010-03-03 |
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: BEIJING UNIV. Effective date: 20130524 Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING Free format text: FORMER OWNER: BEIJING UNIV. Effective date: 20130524 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: 100871 HAIDIAN, BEIJING TO: 100176 DAXING, BEIJING |
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| TR01 | Transfer of patent right |
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