CN101650701B - 并行总线到RapidIO高速串行总线的转换装置 - Google Patents

Abstract

本发明为并行总线到RapidIO高速串行总线的转换装置，PowerPC系列处理器芯片7448处理节点的并行总线接口分别与RapidIO总线触发控制模块、存储器读写控制电路模块相连接，第一、二、三静态随机存取存储器分别与存储器读写控制电路模块相连，Initiator Requeest模块、Iresp_handler模块、Target模块分别与第一、二、三静态随机存取存储器连接，支持RapidIO高速串行总线IP CORE的逻辑层提供用户逻辑层接口，该信号接口的分别与Initiator Requeest模块iresp_handler模块、Target模块相连接。

Description

并行总线到RapidIO高速串行总线的转换装置

技术领域

本发明涉及一种PowerPC并行总线到RapidIO高速串行总线的转换装置，属于数字信号处理领域。

背景技术

在电子系统中，共享I/O总线的传输方式已成为系统瓶顶，该互连构架中的所有设备争用总线带宽，外设越多，可用的带宽就越少。基于点对点交换式总线高速互连构架(如RapidIO、TCP/IP、PCIe等)有助于解决这一难题。其中RapidIO以其高带宽、低延时、高可靠性等特点为多处理器系统的互连提供了良好的解决方案。该互连架构是一种基于包交换的体系结构，可把印制板上的端点芯片、机箱内多块印制板组成网络，进行统一管理，提供多处理器系统点对点的对等通信能力，能满足新一代雷达信号处理机对高速、高带宽、低延迟、低功耗的苛刻需求。目前电子系统中广泛应用的信号处理器大多是基于共享I/O总线的体系架构，如何将其应用在基于点对点交换式总线的高速互连构架中，具有重大的现实意义。

发明内容

1、所要解决的技术问题：

针对以上不足本发明提供了一种并行总线到RapidIO高速串行总线的转换装置，把共享并行总线的系统扩展到基于高速串行RapidIO交换架构中，可应用于基于PowerPC系列处理器的新一代雷达信号处理平台，具备了较强的通用性。

2、技术方案：

本发明包括RapidIO总线触发控制模块、存储器读写控制电路模块、Initiator Request模块、iresp_handler模块、Target模块、第一静态随机存取存储器、第二静态随机存取存储器、第三静态随机存取存储器、PowerPC系列处理器芯片7448、Xilinx公司的支持RapidIO高速串行总线IP CORE；

PowerPC系列处理器芯片7448构成的处理节点的并行总线接口分别与RapidIO总线触发控制模块、存储器读写控制电路模块相连接，RapidIO总线触发控制模块分别与Initiator Request模块、iresp_handler模块、Target模块相连接，第一、二、三静态随机存取存储器分别与存储器读写控制电路模块相连，Initiator Request模块与第一静态随机存取存储器连接，Iresp_handler模块与第二静态随机存取存储器连接，Target模块与第三静态随机存取存储器连接，Xilinx公司的支持RapidIO高速串行总线IP CORE的逻辑层提供用户逻辑层接口，用户需要对逻辑层接口的数据进行解析，其中基本的功能包括读操作、写操作以及无响应写操作，该接口包括Initiator Request signal、Iresp_handler signal、Target signal三种信号接口，信号接口Initiator Request signal与Initiator Request模块相连接、信号接口Iresp_handler signal与iresp_handler模块相连接、信号接口Target signal与Target模块相连接；

PowerPC系列处理器芯片7448构成的处理节点和RapidIO总线触发控制模块、存储器读写控制电路模块、Initiator Request模块、iresp_handler模块、Target模块、第一静态随机存取存储器、第二静态随机存取存储器、第三静态随机存取存储器、Xilinx公司的支持RapidIO高速串行总线IP CORE构成了一个RapidIO网络端点，它具有主从模式；在主工作模式下，它实现对其它RapidIO端点的读、写操作，在从工作模式下，它接收其它RapidIO端点发送的数据，不同RapidIO端点之间具有点对点的对等通信能力；每一种功能的实现都需要相关的功能模块，Initiator Request模块完成读/写操作的命令解析、数据打包工作，iresp_handler模块完成读操作的解包工作，Target模块完成写操作以及无响应写操作的解析工作，三块静态随机存取存储器主要用来存储数据，RapidIO总线触发控制模块由处理器控制，它用来触发RapidIO总线的启动工作，存储器读写控制电路模块在处理器和静态随机存取存储器之间构建了一条数据传输通道，能够完成处理器和RapidIO总线的数据交换工作。

3、有益效果：

1)解决了共享总线互连系统中设备争用总线带宽这一瓶颈，提高了系统的数据吞吐量；

2)提供了一种把采用并行总线通信方式的处理器作为RapidIO系统的端点方法，提高了实时嵌入式系统的性能；

3)可以把现存的大量设备应用到新型高性能的系统体系结构，节约了大量资源，有利于降低系统的研制成本；

4)能够在以前项目研发的成果、经验等基础上研制新一代高性能信号处理系统，降低了系统的设计难度，并且能够提高系统的可靠性；

5)通过本发明，可以在FPGA内部实现一个拓扑结构，用于研制高性能、可重构的信号处理模块，具有很强的灵活性、通用性，可用于搭建不同的信号处理系统；

附图说明

图1为本发明的原理框图；

图2为本发明应用在信号处理模块中的结构框图；

图3为图2的信号处理模块应用在雷达信号处理机中的结构框图。

具体实施方式

下面结合附图和具体实施方式对本发明作进一步详细地说明。

如图1所示，PowerPC并行总线到RapidIO高速串行总线的转换装置包括RapidIO总线触发控制模块、存储器读写控制电路模块、Initiator Request模块、iresp_handler模块、Target模块、第一静态随机存取存储器、第二静态随机存取存储器、第三静态随机存取存储器、PowerPC系列处理器芯片7448、Xilinx公司的支持RapidIO高速串行总线IP CORE。

PowerPC系列处理器芯片7448构成的处理节点的并行总线接口分别与RapidIO总线触发控制模块、存储器读写控制电路模块相连接，RapidIO总线触发控制模块分别与Initiator Request模块、iresp_handler模块、Target模块相连接，第一、二、三静态随机存取存储器分别与存储器读写控制电路模块相连，Initiator Request模块与第一静态随机存取存储器连接，Iresp_handler模块与第二静态随机存取存储器连接，Target模块与第三静态随机存取存储器连接，Xilinx公司的支持RapidIO高速串行总线IP CORE的逻辑层提供用户逻辑层接口，用户需要对逻辑层接口的数据进行解析，其中基本的功能包括读操作、写操作以及无响应写操作，该接口包括Initiator Request signal、Iresp_handler signal、Target signal三种信号接口，信号接口Initiator Request signal与Initiator Request模块相连接、信号接口Iresp_handler signal与iresp_handler模块相连接、信号接口Target signal与Target模块相连接。PowerPC系列处理器芯片7448构成的处理节点和RapidIO总线触发控制模块、存储器读写控制电路模块、Initiator Request模块、iresp_handler模块、Target模块、第一静态随机存取存储器、第二静态随机存取存储器、第三静态随机存取存储器、Xilinx公司的支持RapidIO高速串行总线IP CORE构成了一个RapidIO网络端点，它具有主从模式。在主工作模式下，它实现对其它RapidIO端点的读、写操作，在从工作模式下，它接收其它RapidIO端点发送的数据，不同RapidIO端点之间具有点对点的对等通信能力。每一种功能的实现都需要相关的功能模块。Initiator Request模块完成读/写操作的命令解析、数据打包工作，iresp_handler模块完成读操作的解包工作，Target模块完成写操作以及无响应写操作的解析工作，三块静态随机存取存储器主要用来存储数据，RapidIO总线触发控制模块由处理器控制，它用来触发RapidIO总线的启动工作，存储器读写控制电路模块在处理器和静态随机存取存储器之间构建了一条数据传输通道，能够完成处理器和RapidIO总线的数据交换工作。

图2所示的是采用本装置研制的新型信号处理板极模块的部分框图，该模块是一种基于VPX总线、RapidIO高速串行协议的新型信号处理模块，具有以下特征：标准6U插件，四片PowerPC系列处理器芯片MC7448构成的四个处理节点，一片XILINX公司的可编程逻辑芯片(FPGA)，存储器以及其它一些相关电路。处理节点作为运算核心，完成数字信号处理功能，FPGA完成对数据流的控制、调度、以及模块外部的数据交换。每个处理节点的并行接口与FPGA相连，在FPGA内部嵌入四个PowerPC并行总线到RapidIO高速串行总线的转换装置和四个RapidIO IP core，FPGA高速串行管腿和VPX电连接器连接构成模块对外的高速串行通道，这样就实现了模块间的高速串行通讯。

图3所示的是采用本装置的新型信号处理板极模块构建的某款新型雷达信号处理系统，该系统包括一块支持RapidIO高速串行总线的无源背板、RapidIO主控器1、RapidIO主控器2、数块采用本装置的信号处理板极模块、RapidIO交换模块、存储子系统、RapidIO光纤卡1、RapidIO光纤卡2。RapidIO主控器、信号处理板极模块、RapidIO光纤卡都作为RapidIO串行协议端点通过背板挂在RapidIO交换模块上，构成了一个完整的RapidIO交换网络。

系统上电开始启动过程，RapidIO主控器获取引导代码，开始执行系统探测和枚举算法，枚举所有器件并将相关器件信息记录到器件数据库，建立主控器和所有端点器件间的路由，计算并配置主控器件和所有端点器件间以及不同端点器件间的最忧路径，用最忧路径信息配置交换器件，枚举完成后系统进行地址空间映射操作，完成整个RapidIO系统的启动。

虽然本发明已以较佳实施例公开如上，但它们并不是用来限定本发明，任何熟悉此技艺者，在不脱离本发明之精神和范围内，自当可作各种变化或润饰，因此本发明的保护范围应当以本申请的权利要求保护范围所界定的为准。

Claims (1)

1.一种PowerPC并行总线到RapidIO高速串行总线的转换装置，其特征在于：包括RapidIO总线触发控制模块、存储器读写控制电路模块、Initiator Request模块、iresp_handler模块、Target模块、第一静态随机存取存储器、第二静态随机存取存储器、第三静态随机存取存储器、PowerPC系列处理器芯片7448、Xilinx公司的支持RapidIO高速串行总线IP CORE；

PowerPC系列处理器芯片7448构成的处理节点的并行总线接口分别与RapidIO总线触发控制模块、存储器读写控制电路模块相连接，RapidIO总线触发控制模块分别与Initiator Request模块、iresp_handler模块、Target模块相连接，第一、二、三静态随机存取存储器分别与存储器读写控制电路模块相连，Initiator Request模块与第一静态随机存取存储器连接，Iresp_handler模块与第二静态随机存取存储器连接，Target模块与第三静态随机存取存储器连接，Xilinx公司的支持RapidIO高速串行总线IP CORE的逻辑层提供用户逻辑层接口，用户需要对逻辑层接口的数据进行解析，其中基本的功能包括读操作、写操作以及无响应写操作，该接口包括Initiator Request signal、Iresp_handler signal、Target signal三种信号接口，信号接口Initiator Request signal与Initiator Request模块相连接、信号接口Iresp_handler signal与iresp_handler模块相连接、信号接口Target signal与Target模块相连接；

PowerPC系列处理器芯片7448构成的处理节点和RapidIO总线触发控制模块、存储器读写控制电路模块、Initiator Request模块、iresp_handler模块、Target模块、第一静态随机存取存储器、第二静态随机存取存储器、第三静态随机存取存储器、Xilinx公司的支持RapidIO高速串行总线IP CORE构成了一个RapidIO网络端点，它具有主从模式；在主工作模式下，它实现对其它RapidIO端点的读、写操作，在从工作模式下，它接收其它RapidIO端点发送的数据，不同RapidIO端点之间具有点对点的对等通信能力；每一种功能的实现都需要相关的功能模块，Initiator Request模块完成读/写操作的命令解析、数据打包工作，iresp_handler模块完成读操作的解包工作，Target模块完成写操作以及无响应写操作的解析工作，三块静态随机存取存储器主要用来存储数据，RapidIO总线触发控制模块由处理器控制，它用来触发RapidIO总线的启动工作，存储器读写控制电路模块在处理器和静态随机存取存储器之间构建了一条数据传输通道，能够完成处理器和RapidIO总线的数据交换工作。

Images