CN101645445A

CN101645445A - 一种集成电感

Info

Publication number: CN101645445A
Application number: CN200910053708A
Authority: CN
Inventors: 孔蔚然; 许丹
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2009-06-24
Filing date: 2009-06-24
Publication date: 2010-02-10

Abstract

本发明揭露了一种集成电感，包括衬底、形成于衬底上的绝缘隔离层以及制作于绝缘隔离层上的电感线圈。本发明所提供的集成电感，通过在衬底中形成至少一个位于电感线圈下方的深沟道，有效的阻断了在衬底中以及衬底表面的区域产生的感应电流，从而降低了衬底能量损耗，提高了电感Q值。

Description

一种集成电感

技术领域

本发明涉及一种电感，特别涉及一种应用于集成电路中的集成电感，属于半导体器件技术领域。

背景技术

随着半导体工艺的飞速发展，以及低成本、小体积、高集成度的系统需求越来越大，原来的芯片外元件如电感逐渐被集成到芯片中。电感是无线射频通信的一个关键元件，广泛应用于放大器、混频器、压控振荡器以及功率放大器中。目前，如何在集成电路内制作高质量的集成电感已经成为半导体工艺中研究的热点内容。

现有的集成电感一般包括：衬底、电感线圈以及位于衬底和电感线圈之间的用来隔离电感线圈和衬底的绝缘隔离层。衬底最好是选择高阻抗的或几乎无能量损耗的绝缘衬底，但是由于此类衬底成本太高，一般还是使用低阻抗的硅衬底以降低芯片成本。绝缘隔离层一般为二氧化硅材料。电感线圈利用一金属导线以螺旋环绕的方式形成平面螺旋结构，与绝缘衬底平行。电流从电感线圈一端流入，从另一端流出。

评价电感的一个重要指标是品质因子Q，其定义为电感在一个周期内存储的能量和损耗的能量的比值，电感的Q值越大，表示该电感的质量越好。由于集成电感的电感线圈制作在衬底上，当电感线圈上有电流通过时，会产生穿过衬底的磁场，从而在衬底中以及衬底表面的区域产生反方向的感应电流，导致额外的衬底能量损耗，降低了电感Q值。在现有的集成电感中，由于衬底阻抗较低，使得电感电流在衬底中以及衬底表面的区域产生的感应电流较大，导致较高的衬底能量损耗和较低的电感Q值，这大大限制了它的应用。

发明内容

本发明的目的在于提供一种集成电感，以降低现有的集成电感的衬底能量损耗，提高其电感Q值。

本发明提供一种集成电感，包括衬底、形成于衬底上的绝缘隔离层以及制作于绝缘隔离层上的电感线圈，其中，在所述衬底中形成有至少一个位于电感线圈下方的深沟道(Deep Trench Isolation，DTI)。

可选的，所述衬底中具有多个平行排列的深沟道。

可选的，所述衬底中具有多个正交排列的深沟道。

可选的，所述深沟道的宽度为0.1～3微米，深度为0.5～100微米。

可选的，所述深沟道采用干法刻蚀形成。

可选的，所述深沟道的内表面覆盖有一层氧化膜，所述深沟道内还填充有绝缘材料。

可选的，所述氧化膜通过对所述深沟道的底部和侧壁进行表面热氧化处理而形成。

可选的，所述绝缘材料为氧化硅、氮化硅、氮氧化硅、多晶硅中的一种或其组合。

可选的，所述绝缘材料通过化学气相沉积工艺填充至深沟道内。

与现有的集成电感相比，本发明提供的一种集成电感，通过在衬底中形成至少一个位于电感线圈下方的深沟道，有效的阻断了在衬底中以及衬底表面的区域产生的感应电流，从而降低了衬底能量损耗，提高了电感Q值。

附图说明

图1为本发明的第一个实施例的集成电感的俯视图；

图2为本发明的第一个实施例的形成有深沟道的集成电感的剖面图；

图3为本发明的第二个实施例的集成电感的俯视图；

图4为本发明的第三个实施例的集成电感的俯视图。

具体实施方式

为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明。

在背景技术中已经提及，现有的集成电感衬底阻值较低，使得电感电流在衬底中以及衬底表面的区域产生的感应电流较大，导致较高的衬底能量损耗和过低的电感Q值。

本发明的核心思想在于，通过在衬底中形成至少一个位于电感线圈下方的深沟道，阻断在衬底中以及衬底表面的区域产生的感应电流，从而达到降低衬底能量损耗和提高电感Q值的目的。

图1为本发明的第一个实施例的集成电感的俯视图，该集成电感1包括衬底11，形成于衬底上的绝缘隔离层12以及制作于绝缘隔离层上的电感线圈13，其中，在衬底11中沿X方向形成有多个平行排列的位于电感线圈13下方的深沟道111。所述衬底可以选用硅、砷化镓等，所述绝缘隔离层可以选用氧化硅、氮化硅、氮氧化硅中的一种或其组合。本实施例中采用低成本的硅衬底以及二氧化硅绝缘隔离层。

在集成电感1中，有电流通过电感线圈13时，会产生一个穿过衬底的磁场，所述磁场可以深入衬底中若干微米，在衬底中以及衬底表面的区域产生的感应电流在遇到与其方向正交的足够深的沟道时将被阻断。所述深沟道111可以有效的阻断集成电感1因电磁感应而在衬底中以及衬底表面的区域产生的在Y方向上的感应电流。

图2为沿X方向形成有深沟道111的集成电感1的剖面图。其中，深沟道111采用干法刻蚀(Dry etching)形成，主要包括以下过程：首先设计好掩膜版，定义出深沟道的位置；然后，进行光刻胶涂布和曝光显影，再通过干法刻蚀对硅衬底进行刻蚀，直至在硅衬底中形成深沟道；最后去除光刻胶。

为了实现深沟道之间的隔离并修复在刻蚀过程中损伤的深沟道表面，在衬底中刻蚀好深沟道后，通常还需要对深沟道的底部和侧壁进行表面热氧化处理以形成一层氧化膜。由于深沟道的存在大大降低了衬底的机械强度，而且后续的形成绝缘隔离层和电感线圈的步骤必须在平整的衬底表面上进行，通常需要对深沟道进行填充，填充材料为绝缘材料，可以选用氧化硅、氮化硅、氮氧化硅、多晶硅中的一种或其组合。为了使衬底表面更加平整以有利于后续工序的进行，还可以加入衬底表面平坦化的步骤。本实施例中填充材料为氧化硅，通过化学气相沉积(Chemical Vapor Deposition，CVD)工艺填满深沟道，之后采用化学机械抛光(Chemical Mechanical Polishing，CMP)工艺实现衬底表面的平坦化。

由于后续的形成绝缘隔离层和电感线圈的步骤与现有技术相同，是本领域技术人员所熟知的技术，在此不再赘述。

图3为本发明的第二个实施例的集成电感的俯视图。集成电感2包括衬底21，形成于衬底上的绝缘隔离层22以及制作于绝缘隔离层上的电感线圈23，其中，在衬底21中沿Y方向形成有多个平行排列的位于电感线圈23下方的深沟道212。类似的，所述深沟道212可以有效的阻断集成电感2因电磁感应而在衬底中以及衬底表面的区域产生的在X方向上的感应电流。由于制作过程与第一个实施例相似，在此不再赘述。

图4为本发明的第三个实施例的集成电感的俯视图。集成电感3包括衬底31，形成于衬底上的绝缘隔离层32以及制作于绝缘隔离层上的电感线圈33，其中，在衬底31中沿X方向和Y方向分别形成有多个正交排列的位于电感线圈33下方的深沟道311和312。类似的，所述深沟道311和312可以有效的阻断集成电感3因电磁感应而在衬底中以及衬底表面的区域产生的在Y方向和X方向上的感应电流，其阻断效果更好。由于制作过程与第一个实施例相似，在此不再赘述。

综上所述，本发明提供的一种集成电感，通过在衬底中形成至少一个位于电感线圈下方的深沟道，有效的阻断了在衬底中以及衬底表面的区域产生的感应电流，从而降低了衬底能量损耗，提高了电感Q值。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims

1、一种集成电感，包括：衬底、形成于衬底上的绝缘隔离层以及制作于绝缘隔离层上的电感线圈，其特征在于，在所述衬底中形成有至少一个位于电感线圈下方的深沟道。

2、如权利要求1所述的集成电感，其特征在于，所述衬底中具有多个平行排列的深沟道。

3、如权利要求1所述的集成电感，其特征在于，所述衬底中具有多个正交排列的深沟道。

4、如权利要求1所述的集成电感，其特征在于，所述深沟道的宽度为0.1～3微米，深度为0.5～100微米。

5、如权利要求1～4中任一项所述的集成电感，其特征在于，所述深沟道采用干法刻蚀形成。

6、如权利要求1～4中任一项所述的集成电感，其特征在于，所述深沟道的内表面覆盖有一层氧化膜，所述深沟道内还填充有绝缘材料。

7、如权利要求6所述的集成电感，其特征在于，所述氧化膜通过对所述深沟道的底部和侧壁进行表面热氧化处理而形成。

8、如权利要求6所述的集成电感，其特征在于，所述绝缘材料为氧化硅、氮化硅、氮氧化硅、多晶硅中的一种或其组合。

9、如权利要求6所述的集成电感，其特征在于，所述绝缘材料通过化学气相沉积工艺填充至深沟道内。