KR101524935B1 - 딥 트랜치 쓰루 실리콘(ｄｔｓ)을 사용하는 집적 회로 및 그 제조방법 - Google Patents

딥 트랜치 쓰루 실리콘(ｄｔｓ)을 사용하는 집적 회로 및 그 제조방법 Download PDF

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Abstract

집적 회로의 실시예 무선 주파수 영역은 제 1 저항을 갖는 기판 - 상기 기판은 주입 영역을 포함함 -; 기판 위에 배치된 매립된 산화물 층; 기판과 매립된 산화물 층 사이에 있고, 제 1 저항보다 낮은 제 2 저항을 갖는 계면 층; 매립된 산화물 층 위에 배치되는 실리콘 층; 및 딥 트랜치에 배치되는 레벨간 유전체를 포함하고, 딥 트랜치는 주입 영역 위에서 실리콘 층, 매립된 산화물 층 및 계면 층을 통해 연장한다. 일 실시예에서, 딥 트랜치는 실리콘 층 위에 배치되는 폴리실리콘 층을 통해 연장한다.

Description

딥 트랜치 쓰루 실리콘(ＤＴＳ)을 사용하는 집적 회로 및 그 제조방법{Integrated Circuit Using Deep Trench Through Silicon(DTS) and Manufacturing Method Thereof}
본 발명은 딥 트랜치 쓰루 실리콘(DTS)을 이용하는 집적 회로에 관한 것이다.
절연체 상의 실리콘(Silicon on insulator; SOI) 기술은 반도체 제조에서 종래의 실리콘 기판들 대신 적층된 실리콘-절연체-실리콘 기판(layered silicon-insulator-silicon substrate)의 이용을 지칭한다. SOI-기반 디바이스들은 실리콘 접합이 전기 절연체, 통상적으로 실리콘 이산화물 위에 있다는 점에서 종래의 실리콘-내장 디바이스(silicon-built device)들과 상이하다.
SOI 기술의 구현은 마이크로전자 디바이스들의 지속되는 소형화를 허용하기 위해 이용되는 몇 개의 제조 전략들 중 하나이며, 확장하는 무어의 법칙으로서 지칭될 수 있다. 종래의 실리콘(벌크 상보적 금속-산화물 반도체(bulk complementary metal-oxide-semiconductor; CMOS)) 프로세싱에 상대적인 SOI 기술의 보고된 이익들은 예를 들어, 벌크 실리콘으로부터의 격리로 인한 더 작은 기생 커패시턴스(이는 매칭된 성능에서 전력 소비를 개선함) 및 n- 및 p-웰 구조들의 격리로 인한 래치-업(latch-up)에 대한 저항을 포함할 수 있다.
제조 관점에서, SOI 기판들은 대부분의 종래의 제조 프로세스들과 호환 가능하다. 실제로, SOI-기반 프로세스는 특별한 장비 또는 기존의 공장의 상당한 개편 없이 구현될 수 있다. SOI 프로세스는 금속-산화물-반도체 전계-효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET) 영역 및 무선 주파수(radio frequency; RF) 영역을 갖는 집적 회로를 형성하는데 이용될 수 있다.
본 발명의 배경이 되는 기술은 미국 특허출원공개공보 제2002/0081809호에 개시되어 있다.
집적 회로의 무선 주파수(radio frequency; RF) 영역을 형성하는 실시예 방법은, 딥 트랜치(deep trench)를 형성하기 위해 실리콘 층, 매립된 산화물 층, 상기 매립된 산화물 층과 기판 사이에 배치된 계면 층을 에칭하는 단계; 딥 트랜치에 의해 노출되는 기판의 부분 내로 이온들을 주입하는 단계; 및 딥 트랜치에 레벨간 유전체를 성막하는 단계를 포함한다.
집적 회로의 무선 주파수(radio frequency; RF) 영역을 형성하는 실시예 방법은, 딥 트랜치(deep trench)를 형성하기 위해 폴리실리콘 층, 실리콘 층, 매립된 산화물 층, 매립된 산화물 층과 기판 사이에 배치된 계면 층을 에칭하는 단계; 딥 트랜치에 의해 노출되는 기판의 부분 내로 이온들을 주입하는 단계; 및 딥 트랜치에 레벨간 유전체를 성막하는 단계를 포함한다.
집적 회로의 실시예 무선 주파수 영역은 제 1 저항을 갖는 기판 - 상기 기판은 주입 영역을 포함함 -; 기판 위에 배치된 매립된 산화물 층; 기판과 매립된 산화물 층 사이에 있고, 제 1 저항보다 낮은 제 2 저항을 갖는 계면 층; 매립된 산화물 층 위에 배치되는 실리콘 층; 및 딥 트랜치에 배치되는 레벨간 유전체를 포함하고, 딥 트랜치는 주입 영역 위의 실리콘 층, 매립된 산화물 층 및 계면 층을 통해 연장한다.
본 개시 및 그의 이점들의 보다 완전한 이해를 위해, 이제 첨부 도면과 함께 이루어지는 이하의 설명들을 참조한다.
도 1은 금속-산화물-반도체 전계-효과 트랜지스터(MOSFET) 영역 및 무선 주파수(RF) 영역을 포함하는 집적 회로를 예시하는 도면.
도 2는 주입 영역 위에 배치된 딥 트랜치(DT)(딥 트랜치는 저-저항(저-R) 층의 부분들을 분리함)를 갖고 얕은 트랜치 격리(STI) 영역을 통과하는 무선 주파수 영역을 예시하는 도면.
도 3a는 실리콘(Si) 층을 통해 주입 영역 위에 배치되는 딥 트랜치(딥 트랜치는 저-저항 층의 부분들을 분리함)를 갖는 예시적인 무선 주파수 영역을 예시하는 도면.
도 3b는 집적 회로 내에서 도 3a의 실시예 무선 주파수 영역의 상부 및 단면뷰들을 집합적으로 예시하는 도면.
도 4a 내지 도 4e는 도 3a의 무선 주파수 영역을 형성하는데 이용되는 실시예 프로세스 흐름을 예시하는 도면들.
도 5는 실리콘(Si)을 통해 주입 영역 위에 형성되는 딥 트랜치(딥 트랜치는 저-저항 층의 부분들을 분리함)를 갖는 실시예 무선 주파수 영역을 예시하는 도면,
도 6a 내지 도 6f는 도 5의 무선 주파수 영역을 형성하는데 이용되는 실시예 프로세스 흐름을 예시하는 도면들.
도 7은 도 1의 무선 주파수 영역(딥 트랜치 없음), 도 2의 무선 주파수 영역(STI를 통한 딥 트랜치를 구비함) 및 도 3a의 무선 주파수 영역(실리콘을 통한 딥 트랜치를 구비함)의 인덕턴스를 비교하는 차트.
도 8은 도 1의 무선 주파수 영역(딥 트랜치 없음), 도 2의 무선 주파수 영역(STI를 통한 딥 트랜치를 구비함) 및 도 3a의 무선 주파수 영역(실리콘을 통한 딥 트랜치를 구비함)의 품질 팩터(Q-팩터)를 비교하는 차트.
도 9는 도 1의 무선 주파수 영역(딥 트랜치 없음), 도 2의 무선 주파수 영역(STI를 통한 딥 트랜치를 구비함) 및 도 3a의 무선 주파수 영역(실리콘을 통한 딥 트랜치를 구비함)의 품질 팩터(Q-팩터)를 비교하는 차트.
도 10은 집적 회로의 무선 주파수(RF) 영역을 형성하는 실시예 방법을 예시하는 도면.
도 11은 집적 회로의 무선 주파수(RF) 영역을 형성하는 실시예 방법을 예시하는 도면.
상이한 도면들에서 대응하는 번호들 및 기호들은 일반적으로 달리 표시되지 않으면 대응하는 부분을 지칭한다. 도면들은 실시예의 관련 양상들을 명확히 예시하도록 그려졌으며, 반드시 제 축적대로 그려진 것은 아니다.
본 실시예들의 제조 및 이용은 아래에서 상세히 논의된다. 그러나 본 개시는 매우 다양한 특유의 맥락들에서 실현될 수 있는 다수의 응용 가능한 진보성있는 개념들을 제공한다는 것이 인지되어야 한다. 논의된 특유의 실시예들은 단지 예시적이며 본 개시의 범위를 제한하지 않는다.
본 개시는 특유의 맥락, 즉 인덕터 또는 전송 라인 내에서 이용하기에 적합하고 금속-산화물 반도체 전계-효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET) 영역 및 무선 주파수(radio frequency; RF) 영역을 갖는 집적 회로의 실시예들에 관하여 기술될 것이다. 그러나 본 개시는 또한 다른 집적 회로들, 전자 구조들 등에 적용될 수 있다.
이제 도 1을 참조하면, 보통의 제조 프로세스를 이용하여 형성되는 집적 회로(10)가 참조 목적을 위해 예시된다. 도시된 바와 같이, 참조 집적 회로(10)는 일반적으로 금속-산화물-반도체 전계-효과 트랜지스터(MOSFET) 영역(12) 및 무선 주파수(RF) 영역(14)을 포함한다.
참조 집적 회로(10)의 MOSFET 영역(12) 및 RF 영역(14)은 각각 매립된 산화물(BOX) 층(18)을 지지하는 고-저항(고-R) 기판(16)을 포함한다. 고-저항 기판(16)과 매립된 산화물 층(18) 간의 계면에 또는 그 근처의 고-저항 기판(16) 및 매립된 산화물 층(18)의 부분들은 서로 상호작용한다. 고-저항 기판(16) 및 매립된 산화물 층(18)의 상호작용 부분들은 저-저항(저-R) 또는 손실층과 매우 유사하게 작용한다. 그러므로 저-저항 층(20)은 도 1의 고-저항 기판(16)과 매립된 산화물 층(18) 간의 계면에 도시되었다. 예시의 용이함을 위해 저-저항 층(20)의 두께는 과장되었다.
도 1을 계속 참조하면, 참조 집적 회로(10)의 MOSFET 영역(12)은 얕은 트랜치 격리(shallow trench isolation; STI) 영역(24)에 의해 분리되는 실리콘(Si) 층(22)의 부분들을 포함한다. 실리콘 층(22)의 부분들 및 얕은 트랜치 격리 영역(24)은 각각 MOSFET 영역(12) 내의 매립된 산화물 층(18) 위에 배치된다. 도시된 바와 같이, MOSFET 영역(12)에서 실리콘 층(22)의 대향하는 부분들은 폴리실리콘(PO)을 이용하여 형성되는 접촉 구조(26)를 지지한다.
참조 집적 회로(10)의 RF 영역(14)은 또한 얕은 트랜치 격리 영역(24)을 포함한다. 도시된 바와 같이, 얕은 트랜치 격리 영역(24)은 일반적으로 RF 영역(14) 전체에 걸쳐서 매립된 산화물 층(18) 위에 배치된다. 또한, RF 영역(14)은 또한 참조 집적 회로(10)의 RF 영역(14)을 다른 디바이스(예를 들어, 인덕터, 전송 라인 등)에 적합하게 결합하는데 이용되는 상호연결들(28)을 포함한다. 즉, 상호연결들(28)은 인덕터 상호연결들 또는 전송 라인 상호연결들일 수 있다.
도 1을 계속 참조하면, 일반적으로 비균질성인 저-저항 층(20)은 참조 집적 회로(10)의 무선 주파수 성능을 저하시킬 수 있다. 예로서, 저-저항 층(20)은 맴돌이 손실들(eddy-current losses)을 허용하여 인덕터의 품질 팩터(Q-팩터)에 악영향을 준다. 또한, 저-저항 층(20)은 전송 라인에 대한 수용 불가능한 삽입 손실을 야기할 수 있다. 이것은 적어도 부분적으로는 고-저항 기판(16)과 매립된 산화물 층(18) 간의 계면에 또는 그 부근에 형성하는 예상되지 않은 전하들에 기인한다.
이제 도 2를 참조하면, 다른 참조 집적 회로로부터 RF 영역(30)이 예시된다. 도 1의 RF 영역(14)과 유사하게, 도 2의 RF 영역(30)은 고-저항 기판(34)과 매립된 산화물 층(36) 간의 계면에 고-저항 기판(34) 및 매립된 산화물 층(36)의 상호작용에 기인하여 형성되는 저 저항 층(32)을 포함한다. RF 영역(30)은 또한 얕은 트랜치 격리 영역(38)을 포함한다. 그러나 도 1의 무선 주파수 영역(12)과 달리, 도 2의 무선 주파수 영역(30)은 주입 영역(42) 위에 배치되고 레벨간 유전체로 충진되는 딥 트랜치(deep trench; DT)(40)를 포함한다. 도시된 바와 같이, 딥 트랜치(40)는 얕은 트랜치 격리 영역(38)을 통해 형성된다.
도 2에서 도시된 바와 같이, 무선 주파수 영역(30)은 또한 참조 집적 회로의 RF 영역(30)을 다른 디바이스(예를 들어, 인덕터, 전송 라인 등)에 적합하게 결합하는데 이용되는 상호연결들(44)을 포함한다. 즉, 상호연결들(44)은 인덕터 상호연결들 또는 전송 라인 상호연결들일 수 있다.
이제 도 3a를 참조하면, 집적회로의 실시예 RF 영역(46)이 예시된다. 실시예 RF 영역(46)은 고-저항 기판(50)과 매립된 산화물 층(52) 간의 계면에 생성되는 저-저항 층(48)을 포함한다. 일 실시예에서, 고-저항 층(50)은 고 결함 농도(high defect concentration)를 갖는 실리콘 또는 실리콘-함유 물질을 포함한다. 일 실시예에서, 고-저항 층(50)은 약 750 옴-센티미터보다 큰 저항을 갖는다.
일 실시예에서, 저-저항 층(48)(계면 층이라도 알려짐)은 약 750 옴-센티미터보다 상당히 작은 저항을 갖는다. 실제로, 저-저항 층(48)은 매립된 산화물 층(52)의 저항 및/또는 고-저항 기판(50)의 저항 보다 훨씬 작은 저항을 가질 수 있다. 이러한 것으로서, 고-저항 층(16)의 저항은 저-저항 층(48)의 저항 보다 상당히 더 높다.
실시예 RF 영역(46)은 또한 실리콘(Si) 층(56)의 부분들에 의해 분리되거나, 이 부분들의 양 측면 상에 얕은 트랜치 격리 영역(54)의 부분을 포함한다. 도 3a에서 배향되고 도시된 바와 같이, 얕은 트랜치 격리 영역들(54)은 실리콘 층(56)의 부분들을 지나서 또는 그 외부에 배치된다. 또한, 얕은 트랜치 격리 영역(54)의 부분들 및 실리콘 층(56)의 부분들은 RF 영역(46) 내의 매립된 산화물 층(52) 위에 모두 배치된다.
도 3a를 계속 참조하면, 실시예 무선 주파수 영역(46)은 또한 레벨간 유전체 층으로 충진되고 주입 영역(60) 위에 배치되는 딥 트랜치(DT)(58)를 포함한다. 도시된 바와 같이, 딥 트랜치(58)는 도 2에서 도시된 바와 같이 얕은 트랜치 격리 영역(38)을 통과하는 것과 대조적으로 실리콘 층(56)을 통과한다. 그러므로 도 3a의 딥 트랜치(58)는 딥 트랜치 쓰루 실리콘(deep trench through silicon; DTS)으로서 지칭될 수 있다. 딥 트랜치(58)가 실리콘 층(56)을 통과하더라도, 도 3a의 무선 주파수 영역(46)을 포함하는 집적 회로의 성능은 아래에서 보다 완전히 설명되는 바와 같이 도 2의 무선 주파수 영역(30)의 성능에 비견 가능하다.
일 실시예에서, 딥 트랜치(58)는 약 1 나노미터(1nm) 내지 약 30 나노미터(30nm)의 깊이를 갖는다. 또한, 도 3a에서 도시된 바와 같이, 딥 트랜치(58)는 일반적으로 실리콘 층(56), 매립된 산화물 층(52) 및 매립된 산화물 층(52)과 고-저항 기판(50) 간의 계면의 저 저항 층(48)을 통과한다. 일 실시예에서, 딥 트랜치(58)는 고-저항 기판(50) 쪽으로 아래쪽으로 연장한다.
일 실시예에서 도 3a의 주입 영역(60)은 레벨간 유전체 물질이 성막되기 이전에 딥 트랜치(58)를 통해 고-저항 기판(58) 내로 이온들을 주입함으로써 형성된다. 예를 들어, 아르곤(AR), 크세논(Xe), 다른 적합한 이온들은 레벨간 유전체가 그 내부에 형성되거나 성막되기 이전에 딥 트랜치(58)를 통해 주입될 수 있다.
도 3a에서 도시된 바와 같이, RF 영역(46)은 또한 대응하는 집적 회로의 실시예 RF 영역(46)을 다른 디바이스(예를 들어, 인덕터, 전송 라인 등)에 적합하게 결합하는데 이용되는 상호연결들(62)을 포함한다. 즉, 상호연결들(62)은 인덕터 상호연결들 또는 전송 라인 상호연결들일 수 있다.
이제 도 3b를 참조하면, 집적 회로 내의 도 3의 실시예 무선 주파수 영역의 상부 및 단면뷰들이 집합적으로 예시된다. 상면뷰에서 도시된 바와 같이, 일 실시예에서 얕은 트랜치 격리 영역(54)은 실리콘 층(56)에 의해 둘러싸이거나 에워 싸인다. 또한, 일 실시예에서, 실리콘 층(56)은 딥 트랜치(58)의 레벨간 유전체에 의해 둘러싸이거나 에워 싸인다. 즉, 얕은 트랜치 격리 영역(54) 및 실리콘 층(56)은 집합적으로 딥 트랜치(58)의 레벨간 유전체의 해협(sea) 내에 배치되는 섬(island)들을 형성한다.
일 실시예에서, 얕은 트랜치 격리 영역들(54) 및 실리콘 층들(56)은 딥 트랜치(58)의 레벨간 유전체 내에서 패턴으로 배열된다. 도 3b에서 도시된 바와 같이, 얕은 트랜치 격리 영역들(54)은 일 방향(도 3b에서 좌에서 우로)으로 정렬되고 다른 방향(도 3b에서 위에서 아래로)으로 오프셋될 수 있다. 다른 배열들, 배향들 및 패턴들이 이용될 수 있다는 것이 인지되어야 한다. 또한, 얕은 트랜치 격리 영역(54) 및 실리콘 층(56)은 도 3b에서 개괄적으로 정사각형 외곽을 갖지만, 이들 형성들은 다른 실시예들에서 다른 형상들(예를 들어, 직사각형, 원, 삼각형 등)을 가질 수 있다는 것이 인지되어야 한다.
도 4a 내지 도 4e를 집합적으로 참조하면, 도 3a의 실시예 RF 영역(46)을 형성하기 위한 프로세스 흐름이 예시된다. 도 4a와 함께 시작하면, 도 3a의 RF 영역(46)은 살리사이드(salicide) 형성 이후에 초기 스테이지에서 도시된다. 예시의 용이함을 위해, 전기 접촉들이 의도적으로 생략되었다. 도시된 바와 같이, RF 영역(46)은 초기에 고-저항 기판(50), 저-저항 층(48), 매립된 산화물 층(52) 및 실리콘 층(56)을 포함한다. 일 실시예에서, 실리콘 이산화물(SiO2)(64)의 얇은 층은 열적 산화를 통해 실리콘 층(56) 위에 성장되거나 형성될 수 있다.
도 4b에서 도시된 바와 같이, 패턴이 정의되고, 딥 트랜치(58)를 형성하기 위해 에칭 프로세스가 발생한다. 도시된 바와 같이, 에칭은 실리콘 층(56)(아마도 얇은 실리콘 이산화물 층(64)을 포함함), 매립된 산화물 층(52), 및 매립된 산화물 층(52)과 고-저항 기판(52) 사이에 배치된 저-저항 층(48)(계면 층이라고도 불림)을 통해 발생한다.
도 4c에서 도시된 바와 같이, 이온들이 딥 트랜치(58)에 의해 노출된 고-저항 기판(50)의 부분 내로 (화살표에 의해 표현되는 바와 같이) 주입된다. 이로써, 주입 영역(60)은 딥 트랜치(58) 아래의 고-저항 기판(50)에 형성된다. 일 실시예에서, 아르곤(Ar), 크세논(Xe), 및 다른 적합한 이온들은 주입 영역(60)을 형성하기 위해 딥 트랜치(58)를 통해 주입될 수 있다.
도 4d에서 도시된 바와 같이, 주입 이후에, 에칭 정지층(66)은 실리콘 층(56) 및/또는 실리콘 이산화물 층(64) 위에 그리고 딥 트랜치(58)의 측벽들 및 바닥 표면 상에 형성된다. 아래에서 보다 완전히 설명되는 바와 같이, 에칭 정지층(66)은 접촉 에칭 프로세스에서 활용될 수 있다. 일 실시예에서, 에칭 정지층(66)은 실리콘 질화물(SiN) 또는 접촉 에칭에 적합한 다른 물질이다.
도 4e에서 도시된 바와 같이, 레벨간 유전체가 딥 트랜치(58)에 그리고 실리콘 층(56)의 인접한 부분들 위에 성막된다. 일 실시예에서, 보이드(void)는 딥 트랜치(58) 내에 배치되는 레벨간 유전체에 형성된다.
이제 도 5를 참조하면, 폴리실리콘 층(72)을 포함하는 실시예 RF 영역(70)이 예시된다. 도시된 바와 같이, 폴리실리콘 층(72)은 얕은 트랜치 격리 영역들(54) 및 실리콘 층(56) 위에 배치된다. 또한, 딥 트랜치(58)는 일반적으로 폴리실리콘 층(72), 실리콘 층(56), 매립된 산화물 층(52), 매립된 산화물 층(52)과 고-저항 기판(50) 간의 계면의 저 저항 층(48)을 통과한다.
도 6a 내지 도 6f를 집합적으로 참조하면, 폴리실리콘 층(72)과 더불어 도 5의 실시예 RF 영역(70)을 형성하기 위한 프로세스 흐름이 예시된다. 도 6a와 함께 시작하면, 도 5의 RF 영역(46)은 살리사이드 형성 이후에 초기 스테이지에서 도시된다. 예시의 용이함을 위해, 전기 접촉들은 의도적으로 생략되었다. 도시된 바와 같이, 실시예 RF 영역(46)은 고-저항 기판(50), 저-저항 층(48), 매립된 산화물 층(52), 실리콘 층(56) 및 폴리실리콘 층(72)을 포함한다. 일 실시예에서, 실리콘 이산화물(SiO2)(64)의 얇은 층은 열적 산화를 통해 실리콘 층(56) 위에 성장되거나 형성될 수 있다.
도 6b에서 도시된 바와 같이, 패턴이 정의되고 딥 트랜치(58)를 형성하기 위해 에칭 프로세스가 발생한다. 도시된 바와 같이, 에칭은 폴리실리콘 층(72), 실리콘 층(56)(아마도 얇은 실리콘 이산화물 층(64)을 포함함), 매립된 산화물 층(52), 및 매립된 산화물 층(52)과 고-저항 기판(50) 간에 배치되는 저-저항 층(48)(계면 층이라고도 불림)을 통해 발생한다.
도 6c에서 도시된 바와 같이, 이온들은 딥 트랜치(58)에 의해 노출되는 고-저항 기판(50)의 부분 내로 (화살표에 의해 표현되는 바와 같이)　주입된다.　　이로써, 주입 영역(60)은 딥 트랜치(58) 아래의 고-저항 기판(50)에 형성된다. 일 실시예에서, 아르곤(Ar), 크세논(Xe) 및 다른 적합한 이온들은 주입 영역(60)을 형성하기 위해 딥 트랜치(58)를 통해 주입될 수 있다.
도 6d에서 도시된 바와 같이, 주입 이후에, 에칭 정지층(66)은 딥 트랜치(58)의 측벽들 및 바닥 표면 상에 그리고 폴리실리콘 층(72) 위에 형성된다. 아래에서 보다 완전히 설명될 바와 같이, 에칭 정지층(66)은 접촉 에칭 프로세스에서 활용될 수 있다. 일 실시예에서, 에칭 정지층(66)은 실리콘 질화물(SiN) 또는 접촉 에칭에 적합한 다른 물질이다.
도 6e에서 도시된 바와 같이, 레벨간 유전체는 폴리실리콘 층(72)의 인접한 부분들 위에 그리고 딥 트랜치(58)에 성막된다. 일 실시예에서, 공극(68)은 딥 트랜치(58) 내에 배치되는 레벨간 유전체에 형성된다. 도 6f에서 도시된 바와 같이, 접촉 에칭(contact etching; CT) 프로세스는 레벨간 유전체를 통한 에칭을 위해 수행될 수 있다. 에칭 프로세스는 에칭 정지층(66)이 도달될 때까지 지속될 수 있다. 도 6d에서 도시된 바와 같이, 에칭 프로세스는 유전체 물질을 통과하는 적합한 크기의 개구들(74)을 형성한다. 접촉 에칭 프로세스는 도 4E에서 예시된 RF 영역(46) 상에서 또한 수행될 수 있다는 것이 인지되어야 한다.
이제 도 7 내지 도 8을 참조하면, 인덕터 실리콘 검증 프로세스는 STD W50S50R175N3.5 인덕터 타입을 갖는 UTM+RV+AP 인덕터 코일을 이용하여 실행되었다. 인덕터는 018 절연체 상의 실리콘(silicon on insulator; SOI) 프로세스를 이용하여 제조되었다.
도 7에서, 도 1의 RF 영역(14)(딥 트랜치 없음), 도 2의 RF 영역(30)(얕은 트랜치 격리 영역(38)을 통한 딥 트랜치(40)를 구비함), 및 도 3a의 실시예 RF 영역(46)(실리콘 층(56)을 통한 딥 트랜치(58)를 구비함)의 인덕턴스를 비교하는 차트(76)가 예시된다. 도시된 바와 같이, 실리콘 층(56)을 통과하는 딥 트랜치(58)를 갖는 실시예 RF 영역(46)(도 3a)은 얕은 트랜치 격리 영역들(38)을 통과하는 딥 트랜치(40)를 갖는 RF 영역(30)(도 2)의 인덕턴스와 일반적으로 등가의 인덕턴스를 갖는다.
도 8에서 도시된 바와 같이, 도 1의 RF 영역(14)(딥 트랜치 없음), 도 2의 RF 영역(30)(얕은 트랜치 격리 영역(38)을 통한 딥 트랜치(40)를 구비함), 및 도 3a의 실시예 RF 영역(46)(실리콘 층(56)을 통한 딥 트랜치(58)를 구비함)의 품질 팩터(14)를 비교하는 차트(78)가 예시된다. 도시된 바와 같이, 실리콘 층(56)을 통과하는 딥 트랜치(58)를 갖는 실시예 RF 영역(46)(도 3a)은 얕은 트랜치 격리 영역들(38)을 통과하는 딥 트랜치(40)를 갖는 RF 영역(30)(도 2)의 품질 팩터를 초과하는 품질 팩터를 갖는다.
이제 도 9를 참조하면, 전송 라인 실리콘 검증 프로세스는 W50L3000 전송 라인 크기를 갖는 M4(DUTM) 전송 라인 신호 층을 이용하여 실행되었다. 인덕터는 018 절연체 상의 실리콘(SOI) 프로세스를 이용하여 제조된다.
도 1의 RF 영역(14)(딥 트랜치 없음), 도 2의 RF 영역(30)(얕은 트랜치 격리 영역(38)을 통한 딥 트랜치(40)를 구비함), 및 도 3a의 실시예 RF 영역(46)(실리콘 층(56)을 통한 딥 트랜치(58)를 구비함)의 삽입 손실을 비교하는 차트(80)가 예시된다. 도시된 바와 같이, 실리콘 층(56)을 통과한 딥 트랜치(58)를 갖는 실시예 RF 영역(46)(도 3a)은 얕은 트랜치 격리 영역들(38)을 통과하는 딥 트랜치(40)를 갖는 RF 영역(30)(도 2)의 삽입 손실과 일반적으로 등가의 삽입 손실을 갖는다.
이제 도 10을 참조하면, 집적 회로의 RF(RF) 영역을 형성하는 실시예 방법(82)이 예시된다. 블록(84)에서, 에칭 프로세스는 딥 트랜치를 형성하기 위해 실리콘 층, 매립된 산화물 층, 및 매립된 산화물 층과 기판 사이에 배치된 계면 층을 에칭하도록 수행된다. 블록(86)에서, 이온들은 딥 트랜치에 의해 노출되는 기판의 부분 내로 주입된다. 블록(88)에서, 레벨간 유전체는 딥 트랜치에 성막된다.
이제 도 11을 참조하면, 집적 회로의 RF(RF) 영역을 형성하는 실시예 방법(90)이 예시된다. 블록(92)에서, 에칭 프로세스는 딥 트랜치를 형성하기 위해 폴리실리콘 층, 실리콘 층, 매립된 산화물 층, 매립된 산화물 층과 기판 간에 배치된 계면 층을 에칭하도록 수행된다. 블록(94)에서, 이온은 딥 트랜치에 의해 노출되는 기판의 부분 내로 주입된다. 블록(96)에서, 레벨간 유전체가 딥 트랜치에 성막된다.
위로부터, 여기서 개시된 실시예 FinFET(10)를 형성하는 프로세스 또는 프로세스들이 상당한 이점을 제안한다는 것이 인지되어야 한다. 예를 들어, 여기서 개시된 실리콘 또는 폴리실리콘/실리콘을 통한 딥 트랜치 및 주입 프로세스(즉, DTS + 주입 프로세스)는 저-저항 층의 부정적인 효과를 완화 또는 제거하고 절연체 상의 실리콘 고-저항 기판_품질의 원래의 우월성을 보여줄 수 있다. 또한, DTS+주입 프로세스는 바람직하지 않은 전기 및 자기 에너지 소산을 제한한다. 또한, DTS+주입 프로세스는 기판 피처들 사이에서 임의의-형상의 지오메트리들 및 도핑 프로파일들(예를 들어, 딥 트랜치 폭/공간/깊이 확장들, 실리콘/산화물 및 매립된 층들 두께)에 응용 가능하다. 또 추가로, DTS+주입 프로세스는 또한 보통의 로직 프로세스에서 조합될 수 있고 절연체 상의 실리콘(SOI) 프로세스를 완전히 이용할 수 있다.
집적 회로의 무선 주파수(radio frequency; RF) 영역을 형성하는 실시예 방법은, 딥 트랜치(deep trench)를 형성하기 위해 실리콘 층, 매립된 산화물 층, 매립된 산화물 층과 기판 사이에 배치된 계면 층을 에칭하는 단계; 딥 트랜치에 의해 노출되는 기판의 부분 내로 이온들을 주입하는 단계; 및 딥 트랜치에 레벨간 유전체를 성막하는 단계를 포함한다.
집적 회로의 무선 주파수(RF) 영역을 형성하는 실시예 방법은, 딥 트랜치를 형성하기 위해 폴리실리콘 층, 실리콘 층, 매립된 산화물 층, 매립된 산화물 층과 기판 사이에 배치된 계면 층을 에칭하는 단계; 딥 트랜치에 의해 노출되는 기판의 부분 내로 이온들을 주입하는 단계; 및 딥 트랜치에 레벨간 유전체를 성막하는 단계를 포함한다.
집적 회로의 실시예 무선 주파수 영역은 제 1 저항을 갖는 기판 - 상기 기판은 주입 영역을 포함함 -; 기판 위에 배치된 매립된 산화물 층; 기판과 매립된 산화물 층 사이에 있고, 제 1 저항보다 낮은 제 2 저항을 갖는 계면 층; 매립된 산화물 층 위에 배치되는 실리콘 층; 및 딥 트랜치에 배치되는 레벨간 유전체를 포함하고, 딥 트랜치는 주입 영역 위에서 실리콘 층, 매립된 산화물 층 및 계면 층을 통해 연장한다.
본 개시가 예시적인 실시예들을 제공하지만, 본 설명은 제한적인 의미로서 해석되도록 의도되는 것은 아니다. 예시적인 실시예들은 물론 다른 실시예들의 다양한 수정들 및 조합들이 설명을 참조하면 당업자들에게 자명하게 될 것이다. 그러므로 첨부된 청구항들은 임의의 이러한 수정들 또는 실시예들을 포함하는 것으로 의도된다.

Claims (10)

  1. 집적 회로의 무선 주파수(radio frequency; RF) 영역을 형성하는 방법에 있어서,
    딥 트랜치(deep trench)를 형성하기 위해, 실리콘 층, 매립된 산화물 층, 상기 매립된 산화물 층과 기판 사이에 배치된 계면 층을 에칭하는 단계;
    상기 딥 트랜치에 의해 노출되는 상기 기판의 부분 내로 이온들을 주입하는 단계; 및
    상기 딥 트랜치 내에 레벨간 유전체를 성막하는 단계를 포함하고, 상기 기판의 제 1 저항은 상기 계면 층의 제 2 저항보다 높은 것인, 집적 회로의 RF 영역을 형성하는 방법.
  2. 집적 회로의 무선 주파수(radio frequency; RF) 영역을 형성하는 방법에 있어서,
    딥 트랜치(deep trench)를 형성하기 위해, 실리콘 층, 매립된 산화물 층, 상기 매립된 산화물 층과 기판 사이에 배치된 계면 층을 에칭하는 단계;
    상기 딥 트랜치에 의해 노출되는 상기 기판의 부분 내로 이온들을 주입하는 단계;
    상기 딥 트랜치 내에 레벨간 유전체를 성막하는 단계; 및
    상기 이온들이 주입된 상기 기판의 부분 및 상기 딥 트랜치 내의 레벨간 유전체 중 적어도 하나에 의해 상기 계면 층의 대향하는 부분들을 서로 분리하는 단계를 포함하는, 집적 회로의 RF 영역을 형성하는 방법.
  3. 삭제
  4. 집적 회로의 무선 주파수(radio frequency; RF) 영역을 형성하는 방법에 있어서,
    딥 트랜치(deep trench)를 형성하기 위해, 실리콘 층, 매립된 산화물 층, 상기 매립된 산화물 층과 기판 사이에 배치된 계면 층을 에칭하는 단계;
    상기 딥 트랜치에 의해 노출되는 상기 기판의 부분 내로 이온들을 주입하는 단계; 및
    상기 딥 트랜치 내에 레벨간 유전체를 성막하는 단계를 포함하고,
    상기 기판은 750 옴-센티미터(ohms-centimeter)보다 큰 제 1 저항을 갖고, 상기 계면 층은 750 옴-센티미터보다 작은 제 2 저항을 갖는 것인, 집적 회로의 RF 영역을 형성하는 방법.
  5. 제 1 항에 있어서,
    상기 계면 층은, 비균질성(inhomogeneous)인 것인, 집적 회로의 RF 영역을 형성하는 방법.
  6. 집적 회로의 무선 주파수(radio frequency; RF) 영역을 형성하는 방법에 있어서,
    딥 트랜치(deep trench)를 형성하기 위해, 실리콘 층, 매립된 산화물 층, 상기 매립된 산화물 층과 기판 사이에 배치된 계면 층을 에칭하는 단계;
    상기 딥 트랜치에 의해 노출되는 상기 기판의 부분 내로 이온들을 주입하는 단계; 및
    상기 딥 트랜치 내에 레벨간 유전체를 성막하는 단계를 포함하고,
    상기 에칭하는 단계 이전에 상기 실리콘 층 위에 폴리실리콘 층을 성막하는 단계; 및
    상기 에칭하는 단계 동안 상기 실리콘 층, 상기 매립된 산화물 층, 및 상기 계면 층과 함께 상기 폴리실리콘 층을 에칭하는 단계를 더 포함하는, 집적 회로의 RF 영역을 형성하는 방법.
  7. 집적 회로의 무선 주파수 영역에 있어서,
    제 1 저항을 갖는 기판 - 상기 기판은 주입 영역을 포함함 -;
    상기 기판 위에 배치된, 매립된 산화물 층;
    상기 기판과 상기 매립된 산화물 층 사이에 있고, 상기 제 1 저항보다 낮은 제 2 저항을 갖는 계면 층;
    상기 매립된 산화물 층 위에 배치된 실리콘 층; 및
    딥 트랜치(deep trench) - 상기 딥 트랜치는 상기 주입 영역 위에서 상기 실리콘 층, 상기 매립된 산화물 층 및 상기 계면 층을 관통하여 연장됨 - 내에 배치되는 레벨간 유전체를 포함하고, 상기 기판의 제 1 저항은 상기 계면 층의 제 2 저항보다 높은 것인, 집적 회로의 무선 주파수 영역.
  8. 집적 회로의 무선 주파수 영역에 있어서,
    제 1 저항을 갖는 기판 - 상기 기판은 주입 영역을 포함함 -;
    상기 기판 위에 배치된, 매립된 산화물 층;
    상기 기판과 상기 매립된 산화물 층 사이에 있고, 상기 제 1 저항보다 낮은 제 2 저항을 갖는 계면 층;
    상기 매립된 산화물 층 위에 배치된 실리콘 층; 및
    딥 트랜치(deep trench) - 상기 딥 트랜치는 상기 주입 영역 위에서 상기 실리콘 층, 상기 매립된 산화물 층 및 상기 계면 층을 관통하여 연장됨 - 내에 배치되는 레벨간 유전체를 포함하고,
    상기 딥 트랜치는 1 나노미터 및 30 나노미터 사이의 깊이를 갖고,
    상기 기판은 실리콘 및 실리콘-함유 물질 중 적어도 하나를 포함하는 것인, 집적 회로의 무선 주파수 영역.
  9. 집적 회로의 무선 주파수 영역에 있어서,
    제 1 저항을 갖는 기판 - 상기 기판은 주입 영역을 포함함 -;
    상기 기판 위에 배치된, 매립된 산화물 층;
    상기 기판과 상기 매립된 산화물 층 사이에 있고, 상기 제 1 저항보다 낮은 제 2 저항을 갖는 계면 층;
    상기 매립된 산화물 층 위에 배치된 실리콘 층; 및
    딥 트랜치(deep trench) - 상기 딥 트랜치는 상기 주입 영역 위에서 상기 실리콘 층, 상기 매립된 산화물 층 및 상기 계면 층을 관통하여 연장됨 - 내에 배치되는 레벨간 유전체를 포함하고,
    폴리실리콘 층이 상기 실리콘 층 위에 배치되고, 상기 딥 트랜치는 상기 폴리실리콘 층을 관통하여 연장되는 것인, 집적 회로의 무선 주파수 영역.
  10. 집적 회로의 무선 주파수 영역에 있어서,
    계면 층이 그 사이에 있는 매립된 산화물 층과 기판에 의해 지지되는 실리콘 층 - 상기 실리콘 층은 얕은 트랜치 격리 영역을 둘러쌈 - ; 및
    딥 트랜치 내에 배치되는 레벨간 유전체를 포함하고,
    상기 딥 트랜치의 레벨간 유전체는 상기 실리콘 층을 에워싸고, 상기 기판의 주입 영역 위에서 상기 실리콘 층, 상기 매립된 산화물 층 및 상기 계면 층을 관통하여 연장되고, 상기 기판의 제 1 저항은 상기 계면 층의 제 2 저항보다 높은 것인, 집적 회로의 무선 주파수 영역.
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