KR101186978B1 - 반도체 소자 및 무선주파수 소자의 제조방법 - Google Patents

반도체 소자 및 무선주파수 소자의 제조방법 Download PDF

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Abstract

반도체 소자 및 무선주파수 소자의 제조방법이 제공된다. 반도체 소자의 제조방법에 따르면, 바디, 상기 바디 상의 매몰 절연층 및 상기 매몰 절연층 상의 반도체층의 적층 구조를 갖는 복합 기판을 제공한다. 상기 매몰 절연층 및 상기 반도체층을 식각하여 적어도 하나의 트렌치를 형성한다. 상기 적어도 하나의 트렌치 내의 상기 바디 상에 인버젼 방지층을 형성한다. 상기 적어도 하나의 트렌치를 채우도록 상기 인버젼 방지층 상에 매립 보호층을 형성한다. 상기 적어도 하나의 트렌치 밖의 상기 반도체층 상의 상기 인버젼 방지층의 제 1 부분은 제거되고, 상기 적어도 하나의 트렌치 내의 상기 인버젼 방지층의 제 2 부분은 상기 매립 보호층에 의해서 보호되도록, 상기 매립 보호층 및 상기 인버젼 방지층을 평탄화한다.

Description

반도체 소자 및 무선주파수 소자의 제조방법{Method of fabricating semiconductor device and radio frequency device}
본 발명은 반도체 소자 및 그 제조방법에 관한 것이고, 예를 들어 무선주파수(radio frequency; RF) 소자 및 그 제조방법에 관한 것이다.
무선주파수 소자는 펄스 신호의 전송 시 스위칭 소자로 이용된다. 최근 전자제품의 소형화 및 저전력화 등으로 인해서, 이러한 무선주파수 소자를 통한 펄스 신호의 전송 시 무선주파수 신호의 손실이 문제되고 있다. 예를 들어, 무선주파수 소자의 비선형 특성 때문에, 무선주파수 소자를 통한 신호의 전송 시 고조파 왜곡(harmonic distortion)이 발생할 수 있다. 나아가, 무선주파수 소자의 커패시턴스의 영향으로 무선주파수 소자를 통한 신호의 전송 시에 삽입 손실(insertion loss)이 발생할 수 있다.
실리콘-온-절연체(silicon-on-insulator; SOI) 기판은 기생 성분이 적고 신호 누설이 적으면서도 래치업 문제를 크게 줄일 수 있어서, 높은 성능을 요하는 무선주파수 소자의 기판으로 고려되고 있다. 하지만, 이러한 SOI 기판을 이용한 경우에 있어서, 여전히 무선주파수 손실을 더 감소시킬 필요가 있다.
이에 본 발명은 전술한 문제점을 해결하기 위해, 무선주파수 손실을 감소시키기 위한 반도체 소자 및 무선주파수의 그 제조방법을 제공하고자 한다.
하지만, 전술한 과제는 예로써 제공되었고, 본 발명이 이루고자하는 과제가 전술한 예에 의해서 제한되지는 않는다.
본 발명의 일 형태에 따른 반도체 소자의 제조방법이 제공된다. 바디, 상기 바디 상의 매몰 절연층 및 상기 매몰 절연층 상의 반도체층의 적층 구조를 갖는 복합 기판을 제공한다. 상기 반도체층 상에 패드 절연층을 형성한다. 상기 패드 절연층, 상기 반도체층 및 상기 매몰 절연층을 식각하여 적어도 하나의 트렌치를 형성한다. 상기 적어도 하나의 트렌치 내의 상기 바디 상에 인버젼 방지층을 형성한다. 상기 적어도 하나의 트렌치를 채우도록 상기 인버젼 방지층 상에 매립 보호층을 형성한다. 상기 적어도 하나의 트렌치 밖의 상기 반도체층 상의 상기 인버젼 방지층의 제 1 부분은 제거되고, 상기 적어도 하나의 트렌치 내의 상기 인버젼 방지층의 제 2 부분은 상기 매립 보호층에 의해서 보호되도록, 상기 매립 보호층 및 상기 인버젼 방지층을 평탄화한다.
상기 매립 보호층 및 상기 인버젼 방지층을 평탄화하는 단계는 상기 패드 절연층을 보호막으로 이용할 수 있다.
상기 제조방법의 다른 측면에 따르면, 상기 매립 보호층을 형성하는 단계는 스핀 코팅 방법을 이용하여 평탄하게 형성할 수 있다.
상기 제조방법의 또 다른 측면에 따르면, 상기 평탄화하는 단계는 에치백(etch-back)법 및/또는 화학기계적연마법을 이용할 수 있다.
본 발명의 다른 형태에 따른 반도체 소자의 제조방법이 제공된다. 바디, 상기 바디 상의 매몰 절연층 및 상기 매몰 절연층 상의 반도체층의 적층 구조를 갖는 복합 기판을 제공한다. 상기 반도체층 상에 패드 절연층을 형성한다. 상기 패드 절연층, 상기 반도체층 및 상기 매몰 절연층을 식각하여 적어도 하나의 트렌치를 형성한다. 상기 적어도 하나의 트렌치 내의 상기 바디 상에 인버젼 방지층을 형성한다. 상기 적어도 하나의 트렌치를 채우도록 상기 인버젼 방지층 상에 매립 보호층을 형성한다. 상기 인버전 방지층을 각 트렌치 내로 한정하도록, 상기 패드 절연층을 정지층으로 이용하여, 상기 매립 보호층 및 상기 인버젼 방지층을 평탄화한다.
본 발명의 또 다른 형태에 따른 무선주파수 소자의 제조방법이 제공된다. 바디, 상기 바디 상의 매몰 절연층 및 상기 매몰 절연층 상의 반도체층의 적층 구조를 갖는 복합 기판을 제공한다. 상기 반도체층 상에 패드 절연층을 형성한다. 상기 패드 절연층, 상기 반도체층 및 상기 매몰 절연층을 식각하여 적어도 하나의 제 1 트렌치를 형성한다. 상기 적어도 하나의 제 1 트렌치 내의 상기 바디 상에 인버젼 방지층을 형성한다. 상기 적어도 하나의 제 1 트렌치를 채우도록 상기 인버젼 방지층 상에 매립 보호층을 형성한다. 상기 적어도 하나의 제 1 트렌치 밖의 상기 반도체층 상의 상기 인버젼 방지층의 제 1 부분은 제거되고, 상기 적어도 하나의 제 1 트렌치 내의 상기 인버젼 방지층의 제 2 부분은 상기 매립 보호층에 의해서 보호되도록, 상기 패드 절연층을 정지층으로 이용하여, 상기 매립 보호층 및 상기 인버젼 방지층을 평탄화한다. 활성영역을 한정하도록, 상기 반도체 기판을 식각하여 상기 적어도 하나의 제 1 트렌치를 포함하는 제 2 트렌치를 형성한다. 상기 제 2 트렌치 내에 필드 절연층을 형성한다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 보여주는 단면도들이고;
도 6 내지 도 9는 본 발명의 일 실시예에 따른 무선주파수 소자의 제조방법을 보여주는 단면도들이고;
도 10 및 도 11은 본 발명의 다른 실시예에 따른 무선주파수 소자의 제조방법을 보여주는 단면도들이고; 그리고
도 12는 본 발명의 일 실험예에 따른 반도체 소자의 일부 구조를 보여주는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 보여주는 단면도들이다.
도 1을 참조하면, 바디(102)/매몰 절연층(104)/반도체층(106)의 적층 구조를 갖는 복합 기판(110)이 제공될 수 있다. 예를 들어, 바디(102)는 반도체 웨이퍼를 포함할 수 있다. 선택적으로, 바디(102)는 무선주파수 손실을 줄이기 위해서, 반도체층(106)보다 높은 비저항(high resistivity)을 가질 수 있다. 예를 들어, 바디(102)는 약 1 ㏀-cm 이상, 나아가 약 3 ㏀-cm 이상의 높은 비저항을 가질 수 있다.
반도체층(106)은 매몰 절연층(104)에 의해서 실질적으로 바디(102)로부터 분리될 수 있다. 매몰 절연층(104)은 산화물을 포함하여 다양한 절연층을 포함할 수 있다. 매몰 절연층(104)은 기생 커패시턴스를 줄이기 위하여, 적절한 두께를 가질 수 있다. 예를 들어, 매몰 절연층(104)은 약 1 ㎛ 정도의 두께를 가질 수 있으나, 이 실시예가 이러한 예에 제한되는 것은 아니다.
예를 들어, 반도체층(106)은 실리콘을 포함할 수 있고, 이 경우 바디(102)/매몰 절연층(104)/반도체층(106)의 적층 구조는 실리콘-온-절연체(SOI) 기판을 이용하여 형성된 구조일 수 있다. 다른 예로, 반도체층(106)은 게르마늄 또는 실리콘-게르마늄을 포함할 수도 있다. 이 경우 바디(102)/매몰 절연층(104)/반도체층(106)의 적층 구조는 게르마늄-온-절연체(germanium-on-insulator; GOI) 또는 실리콘-게르마늄-온-절연체(silicon-germanium-on-insulator; SGOI)로 불릴 수도 있다. 이러한 복합 기판(110)에 있어서, 바디(102) 및 반도체층(106)은 바람직하게는 모두 단결정 구조를 가질 수 있다.
반도체층(106) 상에 패드 절연층(115)을 형성할 수 있다. 예를 들어, 패드 절연층(115)은 반도체층(106) 상의 패드 산화층(112) 및 패드 산화층(112) 상의 패드 질화층(114)을 포함할 수 있다. 패드 질화층(114)은 후술하는 바와 같이 식각 마스크층으로 이용되거나 또는 평탄화 공정에서 평탄화 보호층 또는 평탄화 정지층으로 이용될 수 있다. 패드 산화층(112)은 반도체층(106)과 패드 질화층(114) 사이의 응력을 완화시키기 위한 버퍼층으로 이용될 수 있다.
도 2를 참조하면, 적절한 패터닝 방법, 예컨대 포토리소그래피 및 식각 기술을 이용하여 바디(102) 일부분 상의 패드 산화층(112), 패드 질화층(114), 반도체층(106) 및 매몰 절연층(104)을 제거하여 적어도 하나의 트렌치, 예컨대 제 1 트렌치(116)를 형성할 수 있다. 선택적으로, 제 1 트렌치(116) 형성 과정에서, 패드 질화층(114)은 하드 마스크로 이용될 수도 있다.
한편, 이러한 제 1 트렌치(116)는 반도체층(106)뿐만 아니라 매몰 절연층(104)까지 관통한다는 점에서 딥 트렌치(deep trench)로 불릴 수도 있다. 제 1 트렌치(116)의 수는 적절하게 선택될 수 있고 이 실시예의 범위를 제한하지 않는다.
도 3을 참조하면, 적어도 제 1 트렌치(116) 내부에 인버젼 방지층(120)을 형성할 수 있다. 예를 들어, 인버젼 방지층(120)은 제 1 트렌치(116)를 다 채우지 않고 그 상면에 요홈을 갖는 형상으로 형성될 수 있다. 인버젼 방지층(120)은 예컨대, 도핑되지 않은 폴리실리콘 또는 비정질 실리콘을 포함할 수 있다.
이러한 인버젼 방지층(120)은 불순물이 도핑되지 않아서 실질적으로 인버젼이 어렵고, 따라서 바디(102) 위에서 바디(102)의 인버젼을 실질적으로 막아주는 역할을 할 수 있다. 후술하는 바와 같이, 이러한 인버젼 방지 구조는 무선주파수 손실을 크게 줄여줄 수 있다.
도 4를 참조하면, 인버젼 방지층(120) 상에 제 1 트렌치(116)를 매립하도록 매립 보호층(122)을 형성할 수 있다. 매립 보호층(122)은 이후 평탄화 과정에서, 인버젼 방지층(120)이 손실되지 않도록 보호해 주는 역할을 할 수 있다. 매립 보호층(122)은 다양한 절연층 또는 수지층으로 형성할 수 있다.
예를 들어, 매립 보호층(122)은 도포성이 우수한 스핀-온 계열의 절연층 또는 수지층으로 형성할 수 있다. 예를 들어, 이러한 스핀-온 계열의 절연층은 스핀-온-글래스(spin on glass; SOG) 또는 스핀-온-유전체(spin on dielectric; SOD)를 포함하고, 스핀-온 계열의 수지층은 포토레지스트(photoresist; PR)를 포함할 수 있다. 이러한 SOG, SOD 및 PR은 액적 분사 후 경화 과정을 포함하는 스핀 코팅 방식을 통해서 형성할 수 있다. 이러한 스핀 코팅 방식은 패턴 형상에 크게 상관없이 균일하고 평탄화된 코팅층을 형성하는 데 유리하다.
다른 예로, 매립 보호층(122)은 후속 평탄화 과정을 고려하여, 코팅 방식이 아닌 증착 방식으로 형성할 수도 있다. 예를 들어, 증착 방식으로는 화학기상증착(chemical vapor deposition; CVD)법이 고려될 수 있다. CVD법을 이용하는 경우 하부 패턴 영향으로 매립 보호층(122)의 표면이 평탄하지 않을 수 있지만, 후속 평탄화 과정에서 평탄화될 수 있다.
도 5를 참조하면, 매립 보호층(122) 및/또는 인버젼 방지층(120)을 평탄화할 수 있다. 이러한 평탄화는 실질적으로 패드 절연층(115), 특히 패드 질화층(114)을 보호막 또는 정지층으로 이용할 수 있다. 다만, 정지층의 의미는 선택비를 고려한 상대적인 의미이고, 실질적으로는 패드 질화층(114)의 일부분이 제거될 수도 있다. 이러한 평탄화 단계에서, 매립 보호층(122), 인버젼 방지층(120) 및 패드 질화층(114)의 표면이 실질적으로 평탄하게 될 수 있다.
예를 들어, 평탄화는 화학기계적연마(chemical mechanical polishing; CMP)법을 이용할 수 있다. CMP법을 이용한 경우, 매립 보호층(122)이 CMP 전에 평탄하지 않은 경우에도 CMP 공정을 통해서 평탄화될 수 있다. 제 1 트렌치(116)의 패턴 밀도가 일정하지 않은 경우, 매립 보호층(122)은 제 1 트렌치(116)를 채우고 있기 때문에 제 1 트렌치(116)의 패턴 밀도 차이에 따른 디싱(dishing) 발생을 억제하는 역할을 할 수 있다. 특히, 제 1 트렌치(116)의 패턴 밀도가 낮은 경우 디싱이 발생할 수 있으나, 매립 보호층(122)이 연마 저항층의 역할을 함으로써 디싱 발생을 억제할 수 있다. 나아가, 매립 보호층(122)이 스핀 코팅 방법 등을 이용해서 평탄하게 형성된 경우, 매립 보호층(122)의 연마 양이 일정해져 연마 균일도를 더욱 높일 수 있다.
다른 예로, 평탄화는 에치백(etch-back)법을 이용할 수 있다. 이와 같이 에치백을 이용하는 경우, 매립 보호층(122)은 스핀 코팅 방법을 이용하여 대략적으로 평탄하게 형성될 수 있다. 예를 들어, 매립 보호층(122)은 스핀-온 계열의 절연층 또는 수지층을 포함할 수 있다. 에치백 공정은 매립 보호층(122) 및 인버젼 방지층(120)에 대해서 유사한 식각 선택비를 가지고 진행될 수 있다. 이에 따라서, 실질적으로 CMP와 유사하게 평탄화가 수행될 수 있다.
전술한 단계들을 통해서, 인버젼 방지층(120)이 실질적으로 제 1 트렌치(116) 내에 한정될 수 있다. 이에 따르면, 평탄화 단계를 통해서 제 1 트렌치(116) 밖에 위치한 반도체층(114) 상의 인버젼 방지층(120)의 일부분(제 1 부분)은 제거되고, 제 1 트렌치(116) 내에 위치한 바디(102) 상의 인버젼 방지층(120)의 다른 부분(제 2 부분)은 매립 보호층(122)에 보호되어 잔류될 수 있다. 복수의 제 1 트렌치들(116)이 제공되는 경우, 이러한 평탄화 단계를 통해서 인버젼 방지층(120)이 제 1 트렌치(116)별로 분리될 수 있다.
도 12는 본 발명의 일 실험예에 따른 반도체 소자의 일부 구조를 보여주는 주사전자현미경에 의한 단면 사진이다.
도 12를 참조하면, CMP 공정 중에 매립 보호층(122)이 버티고 있어서, 디싱이 실질적으로 거의 발생하지 않은 것을 알 수 있다. 이에 따라, 인버젼 방지층(120)이 거의 손상되지 않고 제 1 트렌치 내에 분리되어 잔류함을 알 수 있다. 참고로, 매립 보호층(122) 위의 코팅층(50)은 주사전자현미경 관찰 시 차징을 방지하기 위해서 반도체 소자의 형성 후 부가적으로 형성된 것이다.
이와 같이 제조된 구조는 인버젼 방지층(120)을 갖는 다양한 반도체 소자에 적용될 수 있다. 이하에서는 이러한 구조가 무선주파수 소자에 응용된 예를 설명한다.
도 6 내지 도 9는 본 발명의 일 실시예에 따른 무선주파수 소자의 제조방법을 보여주는 단면도들이다. 이 실시예에 따른 제조방법에서, 도 6의 단계는 도 5에 이어서 수행될 수 있다.
도 6을 참조하면, 매립 보호층(122)을 선택적으로 제거할 수 있다. 예를 들어, 매립 보호층(122)이 산화물계 SOG 또는 SOD인 경우, 적절한 건식 식각 또는 습식 식각을 통해서 패드 질화층(114) 및 인버젼 방지층(120)에 대해서 선택적으로 우선 제거될 수 있다. 다른 예로, 매립 보호층(122)이 포토레지스트인 경우, 적절한 애싱 공정 또는 스트립 공정을 통해서 패드 질화층(114) 및 인버젼 방지층(120)에 대해서 선택적으로 우선 제거될 수 있다.
도 7을 참조하면, 반도체층(106)을 복합 기판(110)의 제 1 영역(102a) 상으로 한정하도록 패드 질화층(114), 패드 산화층(112) 및 반도체층(106)을 식각하여 적어도 하나의 제 2 트렌치(123)를 형성할 수 있다. 예를 들어, 제 1 영역(102a) 내의 반도체층(106)은 제 2 트렌치(123)에 의해서 활성영역으로 한정될 수 있다. 제 1 영역(102a) 주위의 제 2 영역(102b)은 복합 기판(110) 내에서 소자분리영역을 한정할 수 있다.
예를 들어, 이러한 식각은 포토리소그래피 단계 후에 진행될 수 있다. 이러한 식각 단계에서, 인버젼 방지층(120)이 부가적으로 식각되어 인버젼 방지층(120)의 높이가 반도체층(106) 아래로 낮아질 있다. 이에 따라, 인버젼 방지층(120)은 요홈의 형상을 갖고, 제 1 트렌치(116) 내에 한정될 수 있다.
이 단계에서, 패드 절연층(115)은 소자분리영역 형성을 위한 마스크로 이용될 수 있다. 이에 따르면, 패드 절연층(115), 특히 패드 질화층(114)은 제 1 트렌치(116) 형성 시 마스크로 이용되기도 하고, 평탄화 진행 시 평탄화 정지층으로 이용되기 도하고, 나아가 제 2 트렌치(123) 형성 시 마스크로 이용되는 등 다중적으로 이용될 수 있어서, 경제적이다. 하지만, 이 실시예의 범위가 이러한 중복 상에 한정되는 것은 아니다. 예를 들어, 이 실시예의 변형된 예에서, 패드 절연층(115)이 계속 잔류하지 않고, 각 단계에서 따로 형성될 수도 있다.
도 8을 참조하면, 인버젼 방지층(120) 상에 제 2 트렌치(121)를 매립하도록 필드 절연층(125)을 형성할 수 있다. 예를 들어, 도 7의 결과물 상에 필드 절연층(125)을 형성한 후, 이를 평탄화 함으로써 인버젼 방지층(120)의 상면 및 반도체층(106)의 측면을 덮도록 필드 절연층(125)이 잔류될 수 있다.
이어서, 패드 질화층(114) 및 패드 산화층(112)을 제거할 수 있다.
이후 단계에서, 활성영역을 한정하는 제 1 영역(102a) 내 반도체층(106) 상에 능동 소자, 예컨대 트랜지스터 또는 다이오드를 형성하고, 부가적으로 적절한 영역 상에 수동 소자, 예컨대 커패시터 또는 레지스터를 더 형성할 수 있다.
예컨대, 도 9를 참조하면, 패드 산화층(112) 및 패드 질화층(114)의 패드 절연층(115)을 제거할 수 있다. 이어서, 반도체층(106) 상에 게이트 절연층(130)을 형성하고, 게이트 절연층(130) 상에 게이트 전극(135)을 형성할 수 있다. 예를 들어, 게이트 절연층(130)은 반도체층(106)을 열산화시켜 형성하고, 게이트 전극(135)은 폴리실리콘층을 형성한 후 이를 패터닝하여 형성할 수 있다.
한편, 게이트 전극(135) 형성과 동시에 또는 게이트 전극(135)의 형성 전후에 필드 절연층(125) 상에 레지스터(137)를 형성할 수 있다. 예를 들어, 레지스터(137)는 게이트 전극(135)의 패터닝 시 동시에 게이트 전극(135)과 동일한 물질로 형성될 수 있다. 하지만, 레지스터(137)를 게이트 전극(135)과 동시에 형성하지 않는 경우에는 레지스터(137)와 게이트 전극(135)의 물질을 서로 달리할 수도 있다.
이후, 선택적으로 콘택 형성 단계 및 배선 형성 단계가 더 이어질 수 있다.
도 10 및 도 11은 본 발명의 다른 실시예에 따른 무선주파수 소자의 제조방법을 보여주는 단면도들이다. 이 실시예에 따른 제조방법은 전술한 도 6 내지 도 9의 제조방법에서 일부 구성을 변형한 것이고, 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 10을 참조하면, 도 6과는 달리, 매립 보호층(122)을 제거하지 않고 반도체층(106)을 복합 기판(110)의 제 1 영역(102a) 상으로 한정하도록 패드 질화층(114), 패드 산화층(112), 반도체층(106) 및 매립 보호층(122)을 식각하여 적어도 하나의 제 2 트렌치(121a)를 형성할 수 있다. 예를 들어, 제 1 영역(102a) 내의 반도체층(106)은 제 2 트렌치(121a)에 의해서 활성영역으로 한정될 수 있다. 제 1 영역(102a) 주위의 제 2 영역(102b)은 복합 기판(110) 내에서 소자분리영역을 한정할 수 있다.
이러한 식각 단계에서, 인버젼 방지층(120)이 부가적으로 식각되어 인버젼 방지층(120)의 높이가 반도체층(106) 아래로 낮아질 있다. 매립 보호층(122)은 인버젼 방지층(120)과 유사한 선택비로 식각될 수 있다. 이에 따라, 매립 보호층(122)은 요홈의 형상을 갖고, 매립 보호층(122)은 이러한 요홈 내에 잔류할 수 있다.
도 11을 참조하면, 제 2 트렌치(121a) 내에 필드 절연층(125)을 형성할 수 있다. 이후, 도 9에 도시된 바와 같이, 능동 소자 및 수동 소자 형성 단계가 이어질 수 있다.
전술한 바와 같이 제조된 무선주파수 소자에 있어서, 인버젼 방지층(120)은 제 2 영역(102b) 내 바디(102) 상에 제공될 수 있다. 예를 들어, 인버젼 방지층(120)은 실질적으로 대부분의 소자분리영역 내에 제공될 수 있다. 인버젼 방지층(120)은 그 하부의 바디(102)의 표면부가 인버젼되는 것을 방지하여, 바디(102)와 결부된 고조파 왜곡(harmonic distortion) 등과 같은 무선주파수 손실을 줄이는 역할을 할 수 있다.
필드 절연층(125) 내에 전하가 트랩된 경우, 이러한 전하에 의한 전기장에 의해서 바디(102)의 표면부가 약하게 인버젼될 수 있다. 이러한 약한 인버젼도 고조파 왜곡을 초래할 수 있다. 인버젼 방지층(120)은 이러한 트랩 전하에 의한 영향을 줄이거나 제거하여 바디(102)의 표면부가 약하게 인버젼되는 것을 방지해 줄 수 있다.
인버젼 방지층(120)은 바디(102)의 인버젼을 효율적으로 방지하기 위해서 바디(102)의 표면에 직접 접촉되도록 형성될 수 있다. 하지만, 이 실시예의 변형된 예에서, 인버젼 방지층(120)이 바디(102)와 인접하면서도 약간의 거릴 두고 이격 배치될 수도 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
102: 바디 104: 매몰 절연층
106: 반도체층 110: 복합 기판
116: 제 1 트렌치 120: 인버젼 방지층
122: 매립 보호층 123, 123a: 제 2 트렌치
130: 게이트 절연층 135: 게이트 전극
137: 레지스터

Claims (15)

  1. 바디, 상기 바디 상의 매몰 절연층 및 상기 매몰 절연층 상의 반도체층의 적층 구조를 갖는 복합 기판을 제공하는 단계;
    상기 반도체층 상에 패드 절연층을 형성하는 단계;
    상기 패드 절연층, 상기 반도체층 및 상기 매몰 절연층을 식각하여 적어도 하나의 트렌치를 형성하는 단계;
    상기 적어도 하나의 트렌치 내의 상기 바디 상에 인버젼 방지층을 형성하는 단계;
    상기 적어도 하나의 트렌치를 채우도록 상기 인버젼 방지층 상에 매립 보호층을 형성하는 단계; 및
    상기 적어도 하나의 트렌치 밖의 상기 반도체층 상의 상기 인버젼 방지층의 제 1 부분은 제거되고, 상기 적어도 하나의 트렌치 내의 상기 인버젼 방지층의 제 2 부분은 상기 매립 보호층에 의해서 보호되도록, 상기 매립 보호층 및 상기 인버젼 방지층을 평탄화하는 단계를 포함하고,
    상기 매립 보호층 및 상기 인버젼 방지층을 평탄화하는 단계는 상기 패드 절연층을 보호막으로 이용하는, 반도체 소자의 제조방법.
  2. 삭제
  3. 제 1 항에 있어서, 상기 매립 보호층을 형성하는 단계는 스핀 코팅 방법을 이용하여 평탄하게 형성하는, 반도체 소자의 제조방법.
  4. 제 3 항에 있어서, 상기 매립 보호층은 스핀-온-글래스(SOG), 스핀-온-유전체(SOD) 또는 포토레지스트를 포함하는, 반도체 소자의 제조방법.
  5. 제 4 항에 있어서, 상기 평탄화하는 단계는 에치백(etch-back)법을 이용하는, 반도체 소자의 제조방법.
  6. 제 1 항에 있어서, 상기 평탄화하는 단계는 화학기계적연마법을 이용하고, 상기 매립 보호층은 상기 적어도 하나의 트렌치의 패턴 밀도에 따른 디싱(dishing)을 방지하기 위한 보호막으로 이용되는, 반도체 소자의 제조방법.
  7. 제 1 항에 있어서, 상기 인버젼 방지층은 폴리실리콘을 포함하는, 반도체 소자의 제조방법.
  8. 제 1 항 및 제 3 항 내지 제 7 항 중 어느 한 항에 있어서, 상기 복합 기판은 실리콘-온-절연체(SOI) 기판을 포함하는, 반도체 소자의 제조방법.
  9. 바디, 상기 바디 상의 매몰 절연층 및 상기 매몰 절연층 상의 반도체층의 적층 구조를 갖는 복합 기판을 제공하는 단계;
    상기 반도체층 상에 패드 절연층을 형성하는 단계;
    상기 패드 절연층, 상기 반도체층 및 상기 매몰 절연층을 식각하여 적어도 하나의 트렌치를 형성하는 단계;
    상기 적어도 하나의 트렌치 내의 상기 바디 상에 인버젼 방지층을 형성하는 단계;
    상기 적어도 하나의 트렌치를 채우도록 상기 인버젼 방지층 상에 매립 보호층을 형성하는 단계; 및
    상기 인버전 방지층을 각 트렌치 내로 한정하도록, 상기 패드 절연층을 정지층으로 이용하여, 상기 매립 보호층 및 상기 인버젼 방지층을 평탄화하는 단계를 포함하는, 반도체 소자의 제조방법.
  10. 제 9 항에 있어서, 상기 평탄화하는 단계 후, 상기 매립 보호층을 제거하는 단계를 더 포함하는, 반도체 소자의 제조방법.
  11. 바디, 상기 바디 상의 매몰 절연층 및 상기 매몰 절연층 상의 반도체층의 적층 구조를 갖는 복합 기판을 제공하는 단계;
    상기 반도체층 상에 패드 절연층을 형성하는 단계;
    상기 패드 절연층, 상기 반도체층 및 상기 매몰 절연층을 식각하여 적어도 하나의 제 1 트렌치를 형성하는 단계;
    상기 적어도 하나의 제 1 트렌치 내의 상기 바디 상에 인버젼 방지층을 형성하는 단계;
    상기 적어도 하나의 제 1 트렌치를 채우도록 상기 인버젼 방지층 상에 매립 보호층을 형성하는 단계; 및
    상기 적어도 하나의 제 1 트렌치 밖의 상기 반도체층 상의 상기 인버젼 방지층의 제 1 부분은 제거되고, 상기 적어도 하나의 제 1 트렌치 내의 상기 인버젼 방지층의 제 2 부분은 상기 매립 보호층에 의해서 보호되도록, 상기 패드 절연층을 정지층으로 이용하여, 상기 매립 보호층 및 상기 인버젼 방지층을 평탄화하는 단계;
    활성영역을 한정하도록, 상기 반도체 기판을 식각하여 상기 적어도 하나의 제 1 트렌치를 포함하는 제 2 트렌치를 형성하는 단계; 및
    상기 제 2 트렌치 내에 필드 절연층을 형성하는 단계를 포함하는, 무선주파수 소자의 제조방법.
  12. 제 11 항에 있어서, 상기 평탄화하는 단계 후, 상기 매립 보호층을 제거하는 단계를 더 포함하는, 무선주파수 소자의 제조방법.
  13. 제 11 항에 있어서, 상기 제 2 트렌치를 형성하는 단계에서, 상기 매립 보호층의 일부분을 잔류시키는, 무선주파수 소자의 제조방법.
  14. 제 11 항에 있어서,
    상기 필드 절연층을 형성하는 단계 후 상기 패드 절연층을 제거하는 단계를 더 포함하는, 무선주파수 소자의 제조방법.
  15. 제 14 항에 있어서, 상기 패드 절연층은 상기 평탄화하는 단계에서 보호막으로 이용되고, 상기 제 2 트렌치를 형성하는 단계에서 마스크층으로 이용되는, 무선주파수 소자의 제조방법.
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