CN101640175A

CN101640175A - 半导体结构的制造方法

Info

Publication number: CN101640175A
Application number: CN200810117501A
Authority: CN
Inventors: 李敏; 郑春生; 张子莹
Original assignee: Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2008-07-31
Filing date: 2008-07-31
Publication date: 2010-02-03
Anticipated expiration: 2028-07-31
Also published as: CN101640175B

Abstract

一种半导体结构的制造方法，包括，提供具有半导体器件的衬底；在所述半导体器件上形成介质层；所述的形成介质层的步骤至少包括以下两个阶段：第一阶段，形成覆盖所述半导体器件的保护层；第二阶段，执行等离子体沉积工艺，在所述保护层上沉积介质材料。本发明可减小或消除形成介质层的步骤中对衬底的半导体器件的损伤。

Description

半导体结构的制造方法

技术领域

本发明涉及半导体制造技术领域，特别涉及一种半导体结构的制造方法。

背景技术

在半导体集成电路制造工艺中，通过一系列的光刻、刻蚀、沉积和平坦化等工艺在衬底上形成器件，并在所述器件上形成连接各个器件的金属互连结构。所述器件和金属互连结构通过金属前介质层中的接触插塞连接。其中，金属前介质层覆盖于器件之上，用做器件与金属互连结构的绝缘层，其一般通过化学气相沉积工艺形成。

图1至图3为现有的一种在器件上形成金属前介质层并在金属前介质层中形成连接插塞的剖面示意图。

如图1所示，提供衬底10，在所述衬底10上具有器件。例如所述器件为金属氧化物半导体晶体管。所述金属氧化物半导体晶体管包括源极12、漏极14和栅极16，在衬底10和栅极16之间具有栅极氧化硅层18。在所述栅极16侧壁还可以具有侧壁层(未标示)。

所述的金属氧化物半导体晶体管也可以具有多个，图1中仅示出其中一个作为实例。

如图2所示，在所述衬底10上形成覆盖所述器件的介质层20，作为金属前介质层。其中，所述介质层20可以是磷硅玻璃。沉积的方法可以是化学气相沉积，具体地，可以是高密度等离子体化学气相沉积。

形成所述介质层20之后，如图3所示，在所述介质层20中形成接触孔，在所述接触孔中填充金属材料，形成接触塞(contact plug)22。

然而，在形成所述介质层20时，高密度等离子体化学气相沉积工艺中的等离子体会损伤所述栅极氧化硅层18，使其绝缘能力下降，导致形成的器件的性能下降。在公开号为CN1447390A的中国专利申请文件中，公开了一种半导体器件的制造方法，其中的器件上的介质层(在其申请文件中称为层间绝缘膜)即采用高密度等离子体化学气相沉积工艺形成。其中的沉积工艺中的等离子体会产生等离子体损伤，进而导致器件的电学性能下降。

发明内容

本发明提供一种半导体结构的制造方法，以解决形成金属前介质层的工艺中等离子体对衬底上器件的损伤的问题。

本发明提供的一种半导体结构的制造方法，包括，提供具有半导体器件的衬底；在所述半导体器件上形成介质层；其中，所述的形成介质层的步骤至少包括以下两个阶段：

第一阶段，形成覆盖所述半导体器件的保护层；

第二阶段，执行等离子体沉积工艺，在所述保护层上沉积介质材料。

可选的，形成覆盖所述半导体器件的保护层的工艺为等离子体沉积工艺，且所述等离子体沉积工艺中偏置射频功率为零。

可选的，所述第一阶段和第二阶段原位执行或在不同的工艺腔中分别执行。

可选的，所述第一阶段形成的保护层与所述第二阶段沉积的介质材料为同种材质。

可选的，所述保护层小于或等于所述介质层的厚度的三分之一。

可选的，所述介质层的材质为磷硅玻璃。

可选的，等离子体沉积工艺包括等离子体辅助化学气相沉积或高密度等离子体化学气相沉积工艺。

可选的，所述第二阶段中的等离子体沉积工艺分为多次执行，且随着次数增大，等离子体沉积工艺中的偏置射频功率增大。

可选的，所述保护层为氧化硅、氮化硅或氧化硅-氮化硅的叠层结构。

与现有技术相比，上述技术方案的其中一个至少具有以下优点：

通过将在半导体器件上形成金属前介质层的步骤分为至少两个阶段执行，在第一阶段，先形成覆盖所述半导体器件的保护层，在第二阶段再执行等离子体沉积工艺，在所述保护层上沉积介质材料，从而形成包括所述保护层和介质材料的金属前介质层，所述的保护层可以保护半导体器件在第二阶段的等离子体沉积工艺中免受等离子体损伤；

此外，所述第二阶段的等离子体沉积工艺可以分为多次执行，且随着次数增大，等离子体沉积工艺的偏置射频功率增大；可减小由于第二阶段等离子体沉积工艺中偏置射频功率骤然增大对等衬底表面的强烈轰击；也可以使得第一阶段到第二阶段的工艺条件渐进式的变化，避免工艺条件骤变引起的工艺腔不稳定因素产生，有助于提高并保持制造工艺的稳定性以及形成的器件的良率；还可以使得第一阶段形成的保护层的厚度更薄，这是由于第二阶段的起始偏置射频功率并不太大，因而保护层可以不用太厚，形成保护层的时间也不必过长，而随着第二阶段的工艺的执行，偏置射频功率越来越高，但是形成的介质层也越来越厚，从而能够有效保护衬底的器件不受损伤；还可以提高效率，减少工艺时间。

附图说明

图1至图3为现有的一种在器件上形成金属前介质层并在金属前介质层中形成连接插塞的剖面示意图；

图4为本发明的方法的实施例的具有器件的衬底的剖面结构示意图；

图5为在图4所示的结构上执行第一阶段工艺形成保护层后的剖面示意图；

图6为在图5所示的结构上执行第二阶段工艺后的形成的结构的剖面示意图。

具体实施方式

下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。

其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

半导体集成电路制造工艺中，在衬底上形成器件后，需要形成覆盖该器件的金属前介质层，然后再在该金属前介质层中形成接触塞，接着在所述金属前介质层上形成金属互连结构。

制造金属前介质层一般通过沉积工艺来形成。特别是随着关键尺寸的不断缩小，衬底上的器件密度不断增大，导致器件的栅极之间的距离不断的缩小，进而导致栅极之间的沟槽的深宽比不断增大。因而，在制造金属前介质层时，不得不考虑如何高质量填充栅极之间的沟槽的问题。因而，业界用等离子体沉积工艺形成所述的金属前介质层，提高填充沟槽时的台阶覆盖能力及高深宽比沟槽的填充能力，例如用高密度等离子体化学气相沉积工艺(HDPCVD)或等离子体辅助化学气相沉积(PECVD)形成所述的金属前介质层。

然而，在使用等离子体沉积工艺形成所述金属前介质层的工艺中，器件会暴露在等离子环境中，在等离子体沉积工艺中，用于定向并推动等离子体向衬底表面运动而施加的偏置射频使得等离子体具有较高的速率和能量，会引起等离子体对器件的轰击、刻蚀、击穿等损伤。

基于此，本发明提供一种半导体结构的制造方法，在本发明的方法中，将在半导体器件上形成金属前介质层的步骤分为至少两个阶段执行，在第一阶段，先形成覆盖所述半导体器件的保护层，在第二阶段再执行等离子体沉积工艺，在所述保护层上沉积介质材料，从而形成包括所述保护层和介质材料的金属前介质层。(本申请文件中所述第一阶段和第二阶段中的“第一”和“第二”表示顺序，即第一阶段的工艺在第二阶段之前执行。)

其中，所述的保护层用于保护半导体器件在第二阶段的等离子体沉积工艺中免受等离子体损伤。因而，形成所述保护层的工艺应当尽量减小或不对所述的半导体器件造成损伤。

例如，形成所述保护层的工艺可以是常压化学气相沉积工艺、低压化学气相沉积工艺等，所述的保护层可以是氧化硅、氮化硅或者氧化硅-氮化硅的层叠结构。

此外，所述保护层也可以通过等离子体沉积工艺形成，且在所述等离子体沉积工艺中，设置偏置射频的功率为零，减小等离子体向衬底表面运动的速率和能量，从而减小等离子体对衬底的半导体器件的损伤。

而由于设置偏置射频的功率为零，会减小等离子体在衬底表面沉积的速率，从而会减缓形成介质层速率，使得效率降低。而且由于偏置射频功率为零，会使等离子体沉积工艺填充沟槽的能力下降；基于此，该形成保护层的等离子体沉积工艺的时间不宜过长，形成保护层也不宜太厚，因而，该保护层的厚度一般等于或小于将要形成的介质层的三分之一。从而使得该保护层能够起到保护作用的前提下，尽可能的提高形成介质层的效率，且提高填充能力，形成高质量的介质层。也就是说，形成所述保护层的工艺、时间以及形成的保护层的厚度需要考量保护层的保护作用、介质层的形成效率以及质量等因素，本发明的发明人基于上述的考量设置所述保护层的厚度等于或小于将要形成的介质层的厚度的三分之一。

具体的，所述保护层也可以通过等离子体沉积工艺形成，且该等离子体沉积工艺可以是等离子体辅助化学气相沉积或高密度等离子体化学气相沉积。

此外，当形成所述保护层的工艺为等离子体沉积工艺时，所述第一阶段的工艺与第二阶段的工艺可以在同一工艺腔中原位执行，也可在不同的工艺腔中分别执行。原位执行可以提高效率，减小衬底传送次数。例如，第一阶段的工艺和第二阶段的工艺均为高密度等离子体化学气相沉积工艺，所述的保护层与第二阶段沉积的介质材料的材质均为磷硅玻璃，就可以将第一阶段和第二阶段的工艺原位执行，在第一阶段关闭偏置射频功率，而在第二阶段打开偏置射频功率即可，其它参数可以不变或者仅需要做适应性的改变即可。

当然，形成所述保护层的工艺为其它工艺时，所述的第一阶段和第二阶段的工艺也可以在不同的工艺腔中分别执行，这里不再赘述。

此外，所述第二阶段的等离子体沉积工艺可以分为多次执行，且随着次数增大，等离子体沉积工艺的偏置射频功率增大。通过该步骤，可减小由于第二阶段等离子体沉积工艺中偏置射频功率骤然增大对等衬底表面的强烈轰击；也可以使得第一阶段到第二阶段的工艺条件渐进式的变化，避免工艺条件骤变引起的工艺腔不稳定因素产生，有助于提高并保持制造工艺的稳定性以及形成的器件的良率；通过该步骤，可以使得第一阶段形成的保护层的厚度更薄，这是由于第二阶段的起始偏置射频功率并不太大，因而保护层可以不用太厚，形成保护层的时间也不必过长，而随着第二阶段的工艺的执行，偏置射频功率越来越高，但是形成的介质层也越来越厚，从而能够有效保护衬底的器件不受损伤；还可以提高效率，减少工艺时间。

下面以所述保护层的形成方法为高密度等离子体沉积工艺作为实施例来说明本发明的半导体结构的制造方法。应当说明的是，下面的描述中对一些技术细节的详细说明仅仅是为了更容易理解本发明的方法而引入的，其不应该不当的限制本发明的权利要求的保护范围。本领域技术人员根据本发明的说明书以及实施例的教导可以做出相应的修改、变更和替换。

图4至图6为本发明的一种半导体结构的制造方法的实施例的各步骤相应的结构的剖面示意图。

请参考图4，提供衬底100，所述衬底100可以是任何的半导体材质，例如可以是单晶硅、多晶硅、非晶硅、砷化镓等，所述衬底100也可以是绝缘层上硅结构或者硅上外延层结构。这里不再一一列举。

所述衬底100具有金属氧化物半导体晶体管101，所述金属氧化物半导体晶体管的数目可以是多个，这里仅示出两个作为实例。

金属氧化物半导体晶体管101可以是P型也可以是N型，每一金属氧化物半导体晶体管101均包括栅极106、源极110和漏极113。在所述栅极106和衬底100之间具有栅极介质层104。在所述栅极106侧壁具有侧壁层108。

其中，所述栅极106可以是多晶硅，也可以是其它材质。所述栅极介质层104可以是氧化硅、也可以是氮氧化硅。所述侧壁层可以是氮化硅或氧化硅或二者的叠层结构。这里不再赘述。

在所述衬底100中还具有用于隔离不同金属氧化物半导体晶体管101的隔离结构102，例如浅沟槽隔离结构。

在提供图4所示的具有金属氧化物半导体晶体管的衬底100后，需要在所述金属氧化物半导体晶体管上形成金属前介质层。根据本发明的其中一个方面，所述形成金属前介质层的步骤至少分为两个阶段，在第一阶段形成保护层，在第二阶段再在所述保护层上沉积介质材料。本实施例中，以所述金属前介质层是磷硅玻璃、形成第一阶段的保护层和第二阶段在所述保护层上沉积介质材料的工艺均为高密度等离子体化学气相沉积为例进行说明。应当理解，所述第一阶段和第二阶段还可以使用其它的工艺，所述保护层和介质材料也可以使用其它材质。

请参考图5，执行高密度等离子体沉积工艺，形成覆盖所述器件101的保护层112。其中，该保护层112材质为磷硅玻璃。

形成磷硅玻璃的反应气体包括O₂、SiH₄和PH₃，其中，SiH₄的流量为10sccm至20sccm，可以同时由顶部和侧壁通入；所述O₂的流量为50sccm至100sccm；所述PH₃的流量为1sccm至4sccm，所述PH₃可以同时由顶部和侧壁通入。此外，反应气体中还可以包括He，氦气的流量为300sccm至400sccm。

在该第一阶段的高密度等离子体沉积工艺中，偏置射频功率为零。在传统的高密度等离子体沉积工艺中，将偏置射频功率施加于衬底表面，用于推动工艺腔中的高能离子向衬底表面运动，并沉积于衬底的表面，通过设置偏置射频可以提高沉积工艺填充高深宽比沟槽的能力。在本实施例中，将偏置射频功率设置为零，从而减小器件在暴露于等离子体环境期间等离子体对器件的轰击、刻蚀等损伤。

由于没有偏置射频，等离子体向衬底表面移动的速率会减慢，从而会降低反应速率，为此，形成保护层112的时间不宜过长，厚度也不宜过厚。本实施例中，偏置射频功率为零的高密度等离子体形成保护层112的时间小于10s，例如，具体的可以是8s；厚度由该时间决定。但是考虑到对器件的保护作用，保护层112的厚度也不宜过薄。

形成所述保护层112之后，执行第二阶段的高密度等离子体化学气相沉积工艺，在所述保护层112上继续沉积磷硅玻璃，形成包括所述保护层112的金属前介质层114。与所述的第一阶段的高密度等离子体化学气相沉积不同的是，在该第二阶段中向衬底表面施加偏置射频，以提高反应速率以及填充栅极之间的沟槽的能力。作为实例，射频偏置射频功率可以是800瓦至1200瓦。反应气体种类、流量以及其它工艺参数可以不变，也可以做适应性的调整。反应的时间以及形成的金属前介质层的厚度可以根据器件的性能需求而定，这里不在赘述。

该第二阶段的工艺可以与所述第一阶段的工艺在同一工艺腔中原位执行，也可以在不同工艺腔中分别单独执行。原位执行可以提高效率，也可以减少衬底被传送的时间，减少被污染的几率。

当然，该第二阶段的工艺还可以是其它的等离子体沉积工艺，例如等离子体辅助化学气相沉积，第二阶段的工艺沉积的介质材料还可以是其它材质，这里不再赘述，本领域技术人员可以根据需要做出相应的变更和替换。

形成所述金属前介质层114之后，可以执行后续的工艺，例如化学机械研磨平坦化、在所述金属前介质层114中形成接触孔，并填充钛等金属材料于所述接触孔中，形成接触塞等，这些不再进行赘述。

当然，所述第二阶段的工艺还可以分为多次执行，且随着次数增加，偏置射频功率增大，也就是说，偏置射频不是骤然增大到目标功率，而是有缓冲的、慢慢的增加。以尽量减小对衬底的器件的损伤，减少工艺参数骤变对工艺稳定性，形成器件的良率的影响等。这里不再详细描述。

本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims

1、一种半导体结构的制造方法，包括，提供具有半导体器件的衬底；在所述半导体器件上形成介质层；其特征在于，所述的形成介质层的步骤至少包括以下两个阶段：

第一阶段，形成覆盖所述半导体器件的保护层；

2、如权利要求1所述的半导体结构的制造方法，其特征在于：形成覆盖所述半导体器件的保护层的工艺为等离子体沉积工艺，且所述等离子体沉积工艺中偏置射频功率为零。

3、如权利要求2所述的半导体结构的制造方法，其特征在于：所述第一阶段和第二阶段原位执行或在不同的工艺腔中分别执行。

4、如权利要求3所述的半导体结构的制造方法，其特征在于：所述第一阶段形成的保护层与所述第二阶段沉积的介质材料为同种材质。

5、如权利要求1至4任一权利要求所述的半导体结构的制造方法，其特征在于：所述保护层小于或等于所述介质层的厚度的三分之一。

6、如权利要求5所述的半导体结构的制造方法，其特征在于：所述介质层的材质为磷硅玻璃。

7、如权利要求1或2所述的半导体结构的制造方法，其特征在于：等离子体沉积工艺包括等离子体辅助化学气相沉积或高密度等离子体化学气相沉积工艺。

8、如权利要求1所述的半导体结构的制造方法，其特征在于：所述第二阶段中的等离子体沉积工艺分为多次执行，且随着次数增大，等离子体沉积工艺中的偏置射频功率增大。

9、如权利要求1所述的半导体结构的制造方法，其特征在于：所述保护层为氧化硅、氮化硅或氧化硅-氮化硅的叠层结构。