CN101625990A

CN101625990A - 间隙壁刻蚀中消除微沟槽的方法

Info

Publication number: CN101625990A
Application number: CN 200810040371
Authority: CN
Inventors: 汪钉崇
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2008-07-08
Filing date: 2008-07-08
Publication date: 2010-01-13
Anticipated expiration: 2028-07-08
Also published as: CN101625990B; US20100006975A1; US9029978B2; US20120211863A1; US8187950B2

Abstract

提供了一种形成半导体结构的方法。该方法包括提供具有基底区域的半导体基底。该方法也包括形成覆盖基底区域的垫氧化物层。该方法还包括形成覆盖垫氧化物层的停止层。进一步，该方法包括图案化顶层和垫氧化物层至暴露基底区域的一部分。另外，该方法包括在基底区域的一个暴露部分内形成沟槽，沟槽具有侧壁、一个底和一个高度。并且，该方法包括在沟槽内沉积氮化硅和氧化物交替层至至少填充沟槽，氧化物层用HDP－CVD工艺沉积。该方法还包括执行一个平坦化工艺来去除氮化硅和氧化物层的一部分。此外，该方法包括去除垫氧化物和停止层。

Description

间隙壁刻蚀中消除微沟槽的方法

技术领域

本发明涉及集成电路及制造半导体器件的工艺。更为具体地，本发明提供了一种减少了空洞的形成的半导体器件的形成方法及其结构。仅仅通过举例，本发明已被应用于形成浅沟槽隔离(STI)区域。但应当认识到，本发明具有更广泛的应用范围。

背景技术

集成电路，即“ICs”已从一个硅单芯片上少数器件互联演变成数以百万计器件互联。目前的集成电路的性能和复杂性远远超过原先的想象。为了达到增加复杂性和电路密度(即有多少器件能够被打包在给定的芯片面积上)的目的，最小器件特征尺寸的大小，也称为器件“几何”，在一代代集成电路中变得更小。目前制造的半导体器件的特征尺寸少于四分之一微米。

增加电路密度不仅提高了集成电路的复杂性和性能，也给用户提供了较低的成本。集成电路制造工厂的成本可以高达数亿甚至数十亿美元。每个制造工厂有一定的晶圆产量，而每个晶圆上有一定数量的集成电路。因此，通过使单个器件的电路更小，每个晶圆上能制造出更多的器件，从而增加了制造工厂的集成电路产量。制造更小的器件是非常具有挑战性的，因为集成电路制造的每个工艺有一个极限。这就是说，某一特定工艺通常最低只适应某一个特征尺寸，在这之后无论是工艺或器件布图都必须改变。此外，由于器件要求更快的设计，工艺中存在的限制与传统的工艺和材料共存。

一个工艺限制的例子是在ONO间隙壁刻蚀工艺中难以控制刻蚀选择性。例如，在形成ONO间隙壁过程中，微沟槽可因过刻蚀浅沟槽区域而产生。微沟槽可导致形成空洞和通道，从而引起水气或化学物质在其后的工艺步骤中积聚，导致电学可靠性的降低以及在所完成的电路中短路数量的增加。

综上，需要一种加工半导体器件的改进的技术。

发明内容

在本发明一个具体的实施例中，提供了一种形成半导体结构的方法。所述方法包括提供具有基底区域的半导体基底。所述方法还包括形成覆盖基底区域的垫氧化物层。所述方法又包括形成覆盖垫氧化物层的停止层。而且，所述方法包括图案化停止层和垫氧化物层以暴露基底区域的一部分。另外，所述方法包括在所暴露的基底区域部分上形成沟槽，所述沟槽具有侧壁、底部以及高度。所述方法也包括在沟槽内采用HDP-CVD工艺沉积氧化物层至第一高度。所述方法还包括在沟槽内沉积氮化硅层。所述氮化硅层覆盖氧化物层并至少填满沟槽。所述方法还包括执行平坦化工艺去除部分氮化硅层和氧化物层。此外，所述方法包括去除垫氧化物层和停止层。

在本发明的另一个实施例中，提供了一种形成半导体结构的方法。所述方法包括提供具有基底区域的半导体基底。所述方法还包括形成覆盖基底区域的垫氧化物层。所述方法又包括形成覆盖垫氧化物层的停止层。而且，所述方法包括图案化停止层和基底氧化物层以暴露基底区域的一部分。另外，所述方法包括在所暴露的基底区域部分上形成沟槽，所述沟槽具有侧壁、底部以及高度。所述方法也包括在沟槽内采用HDP-CVD工艺沉积氮化硅与氧化物的交替层至至少填满该沟槽，所述氧化物层采用HDP-CVD工艺沉积。所述方法还包括执行平坦化步骤去除部分氮化硅层和氧化物层。此外，所述方法包括去除垫氧化物层和停止层。

在本发明的又一个实施例中，提供了一种半导体结构。所述结构包括一个具有表面区域和延伸至表面区域的沟槽的半导体基底。所述沟槽具有侧壁、底部以及深度。所述半导体结构还包括浅沟槽隔离结构，所述浅沟槽至少被填满并延伸超出沟槽。所述浅沟槽隔离区域由氮化硅与HDP氧化物的交替层形成。

通过本发明可以获得很多胜过传统技术的益处。例如，本技术提供了一种依赖于现有技术的易于使用的工艺。在一些实施例中，提供了一个有效的填充工艺，其在沉积的填充层内减少了空洞。例如，微沟槽的大大减少引起空洞数量的减少，这可以通过提供较好电学隔离提高所形成的器件的可靠性和半导体电路性能。而且，能产生更低的漏电流和更紧密的电路分布。此外，所述方法提供了一个与现有工艺技术相兼容的工艺，无需对现有设备和工艺进行本质的修改。依赖于实施例，可以获得一个或多个益处。本说明书和下文将更详细地介绍这些以及其他益处。参考详细的说明书和随后的附图可以更完整地理解本发明的各个附加的目的、特征和优点。

附图说明

图1为现有沉积工艺产生空洞的简化示意图；

图2为在现有STI工艺中形成的空洞的SEM结果；

图3为现有STI工艺中不同层的示意图；

图4-6为现有STI工艺中由微沟槽产生的空洞的SEM结果，为图24所示的A-A平面；

图7为现有STI工艺中由微沟槽产生的空洞和通道的SEM结果，为图24所示的B-B平面；

图8-15为根据本发明的一个实施例的STI工艺过程中的半导体基底的截面简化示意图；

图16为根据本发明的一个实施例的STI工艺的简化示例工艺流程；

图17-19为根据本发明的一个实施例的STI工艺过程中的半导体基底的截面的简化示意图；

图20为根据本发明的一个实施例的STI工艺的简化示例工艺流程；

图21为根据本发明的一个实施例的具有交替SiO2/SiN层的半导体基底的SEM结果；

图22-23为根据本发明的一个实施例的采用STI工艺的半导体基底的SEM结果，其没有显示任何微沟槽；及

图24为简化的根据本发明的一个实施例的半导体结构的至下而上的简化示例透视图。

具体实施方式

图1为现有沉积工艺产生空洞的简化示意图。图2为在现有STI工艺中形成的空洞的SEM结果。沉积工艺用于填充基底上的高深宽比沟槽。例如，高深宽比的沟槽是沟槽深度与沟槽宽度之比大于5∶1的沟槽。在进行沉积工艺时候，具有12微米的沟槽开口和5000

深度的典型尺寸的沟槽会产生大量问题。可能发生一个主要问题是悬挂在沟槽顶角的沉积的材料可引起沉积材料内产生空洞。例如，发明人发现，出现这种情况是由于大量沉积的材料积聚在沟槽顶角而不是均匀地分布在沟槽内。当材料积聚在沟槽顶角，其侵占沟槽的开口，并导致越来越多的材料沉积在沟槽顶角。更具体地说，沟槽开口可能具有一个凹角，开口的上部宽度比沟槽的底部宽度要小。这导致空洞4在沟槽的中央部分产生，其导致沉积薄膜的电阻增大、图1和图2所示结构所形成的集成电路的可靠性问题、并最终器件失效，导致制造集成电路的工艺的成品率降低。

图3为现有STI工艺中不同层的示意图。例如，提供半导体基底20、垫氧化物层24以及氮化物层26。所述氮化物层26可用于随后沟槽刻蚀或平坦化工艺的停止层；所述垫氧化物层24可作为硅基底20和沉积在氧化物层24之上的氮化硅层26的中间层。采用光刻和刻蚀工艺形成沟槽22，其在硅基底20内延伸一定深度。沟槽刻蚀工艺之后，可在沟槽的侧壁和底部生长衬垫氧化物层。为了采用HDP氧化物填充沟槽22，然后利用HDP-CVD工艺形成隔离区域。HDP氧化物28可能另外还沉积在紧邻沟槽22的台面(mesa)区域。

在随后的工艺中，利用氮化物层26作为停止层，采用平坦化工艺将台面(mesa)区域上过量的HDP氧化物28移除。然后使用刻蚀或氧化物剥离工艺将氮化物层26和垫氧化物层24去除。剩下的STI区域被随后的工艺进一步平坦化，以使剩余的STI区域的顶部表面与硅基底20大体平齐。与现有工艺相一致，可在STI区域紧邻的硅区域上形成栅氧化层和多晶硅区域。然后，在栅氧化层和硅区域上沉积ONO层，并且被图案化形成ONO间隙壁。然而，在间隙壁刻蚀工艺中，微沟槽可在STI区域产生。在间隙壁刻蚀工艺中使用的刻蚀剂可与STI区域的HDP氧化物层反应，导致空洞产生和可靠性问题。

图4-6为现有STI工艺中由微沟槽产生的空洞的SEM结果，为图24所示的A-A平面。例如，在图4中，可在半导体基底中看到若干空洞40。图5和图6为现有STI工艺中形成空洞的SEM结果。STI工艺经常用于形成于共同半导体基底上的相邻晶体管的电隔离的基底工艺中。图5是形成于半导体基底上各层的中心视图而图6是边缘视图。单个沟槽的刻蚀步骤通常用于形成这些沟槽。由于沟槽的形成工艺，导致沟槽具有现有的“陡峭(steep)”的轮廓。例如，沟槽的侧壁可能具有轻微的连续的锥度，导致沟槽的底部比沟槽的开口略窄。在进行填充或沉积工艺之后，由于填充层的过分沉积，产生空洞40。图5-6更细节地展示了半导体基底内的空洞40。在空洞下也能看到微沟槽42。由于难以填充微沟槽42内的微小空间，空洞40会在后续的工艺中产生，例如在预金属介质(PMD)沉积工艺中。例如，微沟槽可以有20nm的开口。由于空洞，可导致短路和漏电流增加，降低采用现有工艺形成的电路的稳定性。

图7为现有STI工艺中由微沟槽产生的空洞和通道的SEM结果，为为图24所示的B-B平面。在半导体基底的俯视图中，B-B平面与图4-6中的A-A平面垂直。在基底的B-B平面上同样可以看到空洞50。在最差的情况下，通道52也可以在硅区域产生，在后续工艺步骤中，导致水气和化学物质积聚，例如后接触刻蚀湿法清洗工艺。

图8-15为根据本发明的一个实施例的STI工艺过程中的半导体基底的截面简化示意图。例如，图8-15可与图16联合起来看，图16为根据本发明的一个实施例的STI工艺的简化示例工艺流程。这些图仅是实施例，不应不适当地限制权力要求的范围。本领域的普通技术人员将认识到许多变化、修改和替换。工艺流程100包括提供半导体基底的步骤102、在基底上形成垫氧化物和氮化硅层的步骤104、执行光刻和沟槽刻蚀步骤以在基底内形成沟槽的步骤106、在沟槽内形成沟槽衬垫的步骤108、在沟槽内沉积HDP氧化物至部分高度的步骤110、采用氮化硅薄膜填充沟槽剩余部分的步骤112、执行平坦化工艺以去除所沉积的层的部分的步骤114、采用刻蚀工艺去除氮化硅和/或垫氧化物层的步骤116、形成栅氧化层和多晶硅栅极的步骤118、形成源极区和漏极区的步骤120、沉积ONO层的步骤122、以及图案化ONO层以形成ONO间隙壁的步骤124。虽然上述步骤给出步骤102-124，但可以有很多替换、修改和变化。例如，某些步骤可能被扩展和/或合并。其他步骤可插入那些如上所述的步骤中。

在步骤102中，提供了一个半导体基底60。例如，半导体基底60可包括适于制造晶体管的高纯硅。在步骤104中，根据现有技术，可以在基底上形成垫氧化物层62和氮化硅层64。所述垫氧化物层62可以被选择性地省略。

其他适于作为刻蚀停止层的材料可以替代氮化硅层。在一个具体的实施例中，所述衬垫氧化层62的厚度可以是100

至1000

，氮化物层的厚度可以是500至3000

。这些步骤的结果如图8所示。

在步骤106中，可以采用光刻和沟槽刻蚀工艺在基底内形成沟槽。光刻胶层(未图示)可以被形成且被图案化以暴露需要去除的垫氧化物层62和氮化硅层64的一部分。在去除部分垫氧化物层62和氮化硅层64的一部分之后，沟槽66可被刻蚀至硅基底60内。例如，沟槽的深度可能延伸至半导体基底内3000-10,000

。步骤106的结果如图9所示。

在步骤108中，在沟槽66内形成沟槽衬垫68。所述沟槽衬垫68可以沿着沟槽66的侧壁和底部排列。例如，沟槽衬垫68可以是用热氧化工艺生长的氧化硅或氮氧化硅层。在紧邻沟槽66的台面(mesa)区域上的氮化硅层64防止了沟槽66以外区域产生氧化。步骤108的结果如图10所示。

在步骤106中，在沟槽66内沉积HDP氧化物层70至部分高度。例如，HDP氧化物层70的高度可以是沟槽总高度的65-80％，并也可延伸超过紧邻沟槽66的台面(mesa)区域上的氮化硅层64。氧化物层的厚度可以是1000

至5000

之间，这决定于沟槽的深度。在步骤108中，沟槽66的剩余部分被氮化硅层填充。例如，氮化硅层72的厚度可以等于或大于1200

。通过使用氮化硅层72作为STI结构82的顶层，STI结构82的刻蚀选择性被提高，以防止后续工艺步骤中产生微沟槽。这些步骤的结果如图11所示。

在步骤110中，执行平坦化工艺去除沉积层的一部分。例如，氮化硅层64可以作为一个停止层，以确定平坦化步骤110的终点。氮化硅层72以及氮化硅层64之上的HDP氧化物层70的部分被平坦化工艺去除，平坦化工艺可以采用化学机械抛光(CMP)工艺。这个步骤的结果如图12所示。在步骤112中，所述氮化硅层64和垫氧化物层62被刻蚀或氧化物/氮化物剥离工艺去除。这使得沟槽66的底部填充了氧化物层70以及在氧化物层70上填充氮化硅层72。沟槽66内的氧化物层70和氮化硅层72形成了用于电隔离相邻晶体管的STI结构82。图13展示了这些步骤的结果。另外，该STI结构可以用刻蚀去除工艺进一步平坦化。

在步骤118中，栅氧化层76以及多晶硅栅极74形成于紧邻沟槽66的台面(mesa)区域上。在步骤120中，源极和漏极区80形成于紧邻多晶硅栅极74的半导体基底60内。源极和漏极区80可以采用现有的离子注入和随后的扩散工艺来形成。然而，源极与漏极注入在整个工艺流程中也可以进行多次。在注入工艺之后，在步骤122中ONO层78被沉积。所述ONO层78覆盖多晶硅栅极74、源极和漏极区80以及STI结构82。这些步骤的结果如图14所示。

在步骤124中，ONO层78被图案化以形成ONO间隙壁78。ONO间隙壁78可以增强器件有源区的电隔离。在现有的间隙壁刻蚀步骤中，由于刻蚀剂材料与STI区域的HDP氧化物层的反应，可能形成微沟槽。然而，由于本发明的氮化硅层72位于STI结构82的顶部表面，可以避免微沟槽。例如，可以选择氮化硅层72与HDP氧化物层的比例使整个STI结构82的顶部表面由氮化硅形成以提高刻蚀选择性。微沟槽的消除使得后续工艺步骤中没有空洞形成。由于半导体结构中没有空洞，在后接触刻蚀清洗中的水气和化学物质积聚问题以及与空洞相关的电学问题可被极大地减少。这些步骤的结果如图15所示。当然，这些步骤也存在其他的变化、修改和替换。

在本发明的一个可替换的实施例中，如图24所示，源极与漏极区80(参考图15)可以形成在与STI区域不同的平面上。图24为简化的根据本发明的一个实施例的半导体结构的至下而上的简化示例透视图。图24中，多晶硅区域90与STI区域92在同一个A-A平面中。然而，ONO间隙壁98、99和源极/漏极区96在与STI区域92不同的B-B平面。

图17-19为根据本发明的一个实施例的STI工艺过程中的半导体基底的截面的简化示意图。例如，图17-19可以与图20结合起来看。图21为根据本发明的一个实施例的具有交替SiO2/SiN层的半导体基底的SEM结果。这些图仅是实施例，不应不适当地限制权力要求的范围。本领域的普通技术人员将认识到许多变化、修改和替换。工艺流程200包括提供半导体基底的步骤202、在基底上形成垫氧化物和氮化硅层的步骤204、执行光刻和沟槽刻蚀步骤以在基底上形成沟槽的步骤206、在沟槽内形成沟槽衬垫的步骤208、交替沉积HDP氧化物和氮化硅层且以氮化硅层作为顶层的步骤210、沉积一层附加的HDP氧化物层作为厚度增加的顶层的步骤212、执行平坦化工艺来去除所沉积的层的部分的步骤214、采用刻蚀工艺去除氮化硅和/或垫氧化物层的步骤216、形成栅氧化层和多晶硅栅极的步骤218、形成源极区和漏极区的步骤220、沉积ONO层的步骤222、以及图案化ONO层以形成ONO间隙壁的步骤224。虽然上述步骤使用步骤202-224表述，但可以有很多替换、修改和变化。例如，某些步骤可能扩大和/或合并。其他步骤可插入那些如上所述的步骤中。

步骤202-208与图16中的相应的步骤相似，其结果是在半导体基底160中形成沟槽166。垫氧化物层162和氮化硅层164覆于紧邻沟槽166的台面(mesa)区域上。另外，于沟槽166的侧壁和底部可形成沟槽衬垫168。图17展示了这些结构。在步骤210中，可以进行交替沉积氮化硅172和HDP氧化物170以填充沟槽166，且以氮化硅172作为顶层。另外，氮化硅层172可作为底层覆盖于衬垫168和硅基底160上以下面的基底在后续沉积HDP氧化物层的工艺中被氧化。例如，氮化硅基层的厚度可以为50-1000

，且后续的HDP氧化物层的厚度可以为200-3000

，且其他氮化硅层的厚度可以为50-2000

。例如，氮化硅层172与HDP氧化物层170的交替层被沉积以完全填满沟槽166。紧邻沟槽166的台面(mesa)区域可能也被氮化硅层172与HDP氧化物层170的交替层所覆盖。由于ONO刻蚀工艺，微沟槽可能在最顶层的薄的HDP氧化物层中形成，氮化硅层被用作顶层以提高ONO间隙壁刻蚀过程中的刻蚀选择性。这些步骤的结果如图18所示。当然，这些步骤也存在其他的变化、修改和替换。

氮化硅层172与HDP氧化物层170交替填充沟槽166的另一附加好处是交替层的沉积可以用于调节和控制STI区域的应力。氧化物层一般会具有-150至-300MPa的压应力，而氮化硅层一般具有200MPa-2000MPa的拉应力。通过在沉积中控制各层的厚度和工艺条件，可以调节STI层具有总体上的拉应力以在硅沟道(channel)中产生拉应力来改进器件性能。当然，如果需要，也可以在沉积中控制工艺使STI工艺具有总体上的压应力。当然，也可以存在其他的变化、修改和替换。

在可选的步骤212中，附加的HDP氧化物层174可沉积于步骤210中氮化硅层172与HDP氧化物层170的交替层之上。所述氧化物层174可以更厚，介于500-1500埃，以减少后续工艺中产生的分层或过度磨损的问题。附加的HDP层可被用作为后续CMP工艺的垫氧化物层。该垫氧化物层174在CMP工艺之后可被完全去除，且在间隙壁刻蚀工艺中不再存在。例如，氧化物层174可以延伸至垫氧化物层162的高度之下的沟槽内，以在后续的平坦化和刻蚀工艺之后使垫氧化物层174的至少一部分保留。如果采用附加的HDP氧化物层174，氮化硅层172与HDP氧化物层170的交替层的堆叠高度可以不同。当然，也可以存在其他的变化、修改和替换。

步骤214-222与图16中相应的步骤相似。然而，形成了包括氮化硅层和HDP氧化物层交替层的STI结构，而非如图8-15所示的双层STI结构。STI结构中氮化硅层与HDP氧化物层交替层的使用，也用于减少间隙壁刻蚀工艺步骤中产生的微沟槽和空洞。这减少了后接触刻蚀清洗工艺中与水气和化学物质积聚相关的任何并发问题。另外，包含附加的垫氧化物层174可用于减少CMP工艺中出现的分层和过度磨损的问题。当然，也可以存在其他的变化、修改和替换。

图21为根据本发明的一个实施例的具有交替SiO2/SiN层的半导体基底的SEM结果。可以看出，HDP氧化物层与氮化硅层的交替层填满沟槽并延伸超出紧邻沟槽的台面(mesa)区域。图22-23为根据本发明的一个实施例的采用STI工艺的半导体基底的SEM结果，其没有显示任何微沟槽。例如，STI区域300被占据沟槽顶部的氮氧化物层302所覆盖。沟槽顶部氮氧化物层302的存在防止了ONO间隙壁刻蚀步骤中微沟槽的产生。图23也展示了与器件有源区相邻的由HDP氧化物310和氮化硅层312组成的双材料STI区域。氮化物层的厚度足以阻止后续工艺步骤中微沟槽和空洞的产生。当然，也可以存在其他的变化、修改和替换。

应当理解，在此所述的实例和实施例只是为了说明的目的，并且本领域技术人员根据其想到的各种修改或改变，应包括在本申请的精神和范围以内以及所附权利要求的范围以内。

Claims

1.一种形成半导体结构的方法，包括：

提供具有基底区域的半导体基底；

形成覆盖基底区域的垫氧化物层；

形成覆盖垫氧化物层的停止层；

图案化停止层和垫氧化物层以暴露基底区域的一部分；

在基底区域的所暴露的部分内形成沟槽，所述沟槽具有侧壁、底部和高度；

采用HDP-CVD工艺在沟槽内沉积氧化物层至第一高度；

在沟槽内沉积氮化硅层，所述氮化硅层覆盖氧化物层并至少填满沟槽；

执行平坦化工艺，去除氮化硅层和氧化物层的一部分；以及

去除垫氧化物层和停止层。

2.根据权利要求1的形成半导体结构的方法，进一步包括在沟槽内形成沟槽衬垫，所述沟槽衬垫沿着沟槽的侧壁和底部排列。

3.根据权利要求1的形成半导体结构的方法，所述第一高度小于等于沟槽高度的80％。

4.根据权利要求1的形成半导体结构的方法，所述氧化物层的厚度在1000-5000

之间。

5.根据权利要求1的形成半导体结构的方法，所述氮化硅层的厚度大于或等于1200

6.根据权利要求1的形成半导体结构的方法，所述氮化硅层增加覆盖基底区域的刻蚀选择性。

7.根据权利要求1的形成半导体结构的方法，所述平坦化工艺在停止层处停止。

8.一种形成半导体结构的方法，包括：

提供具有基底区域的半导体基底；

形成覆盖基底区域的垫氧化物层；

形成覆盖垫氧化物层的停止层；

图案化停止层和垫氧化物层以暴露基底区域的一部分；

沉积氮化硅和氧化物交替层至至少填满沟槽，所述氧化物层采用HDP-CVD工艺沉积；

执行平坦化工艺，去除氮化硅层和氧化物层的一部分；以及

去除垫氧化物层和停止层。

9.根据权利要求8的形成半导体结构的方法，进一步包括在沟槽内形成沟槽衬垫，所述沟槽衬垫沿着沟槽的侧壁和底部排列。

10.根据权利要求8的形成半导体结构的方法，进一步包括形成覆盖氮化硅和氧化物交替层的附加氧化物层。

11.根据权利要求10的形成半导体结构的方法，所述附加氧化物层的厚度在500-1500

之间。

12.根据权利要求8的形成半导体结构的方法，所述平坦化工艺在停止层处停止。

13.根据权利要求8的形成半导体结构的方法，所述氮化硅和氧化物交替层增加覆盖基底区域的各层的刻蚀选择性。

14.根据权利要求8的形成半导体结构的方法，所述氧化物层的厚度介于50-1000

之间。

15.根据权利要求8的形成半导体结构的方法，所述氮化硅层的厚度介于200-3000之间。

16.根据权利要求8的形成半导体结构的方法，所述沉积氮化硅和氧化物交替层所采用的工艺条件可被设以控制硅沟道的应力。

17.一种半导体结构，包括：

具有表面区域的半导体基底；

延伸至表面区域的沟槽，所述沟槽具有侧壁、底部和深度；以及

至少填满沟槽深度并延伸至沟槽之上的浅沟槽隔离结构，所述浅沟槽隔离区域由氮化硅和HDP氧化物交替层形成。

18.根据权利要求17的半导体结构，所述浅沟槽隔离结构的最顶层为氮化硅。

19.根据权利要求17的半导体结构，所述浅沟槽隔离结构进一步包括覆盖氮化硅和HDP氧化物交替层的附加HDP氧化物层。

20.根据权利要求19的半导体结构，所述附加HDP氧化物层的厚度介于500-1500

之间。