KR102389058B1 - 감소된 워피지 및 더 나은 트렌치 충전 성능을 갖는, 반도체 디바이스를 제조하는 방법 - Google Patents

감소된 워피지 및 더 나은 트렌치 충전 성능을 갖는, 반도체 디바이스를 제조하는 방법 Download PDF

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춘-수 옌
유 추안 수
첸-후이 양
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

제1 기판 위에 배치된 복수의 층을 관통하여 트렌치가 형성된다. 제1 유전체층으로 트렌치를 적어도 부분적으로 충전시키기 위해 제1 퇴적 공정이 수행된다. 제1 유전체층은 인장 응력을 가한다. 제1 유전체층 위에 제2 유전체층을 형성하기 위해 제2 퇴적 공정이 수행된다. 제2 유전체층 위에 제3 유전체층을 형성하기 위해 제3 퇴적 공정이 수행된다. 제3 유전체층은 제1 압축 응력을 가한다.

Description

감소된 워피지 및 더 나은 트렌치 충전 성능을 갖는, 반도체 디바이스를 제조하는 방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE WITH REDUCED WARPAGE AND BETTER TRENCH FILLING PERFORMANCE}
본 출원은, 2018년 9월 27일에 출원되었고 발명의 명칭이 "Method of Fabricating Semiconductor Device with Reduced Warpage and Better Trench Filling Performance(감소된 워피지 및 더 나은 트렌치 충전 성능을 갖는, 반도체 디바이스를 제조하는 방법)"인 미국 가특허 출원 제62/737,262호의 실용 특허 출원이며, 이 가특허 출원의 개시는 그 전체가 본 명세서에 참조로서 통합된다.
반도체 집적 회로(IC, integrated circuit) 업계는 급속한 성장을 경험해 왔다. IC 물질 및 설계의 기술적 진보는, 각 세대가 이전 세대보다 더 작고 더 복잡한 회로를 갖는 IC의 세대들을 초래해 왔다. 그러나, 반도체 제조에서의 소형화(scaling down)가 계속됨에 따라서, 다양한 과제가 발생할 수 있다. 예컨대, 반도체 제조에는, 높은 종횡비(aspect ratio)(예컨대, 10:1 이상의 종횡비)를 갖는 트렌치를 충전(filling)시키는 것이 수반될 수 있으며, 반도체 디바이스 크기(및, 결과적으로, 트렌치의 치수)가 점점 더 작아짐에 따라서 이를 수행하기 어려울 수 있다. 또 다른 예를 들면, 반도체 제조에는, 상이한 웨이퍼들을 함께 접합시키기 위한 공정이 수반될 수 있다. 그러나, (인장 응력을 가하는 필름에 의해 적어도 부분적으로 유도될 수 있는) 웨이퍼의 워피지(warpage)는 접합 금속의 균열을 초래할 수 있다. 접합 영역은 더 작아지고 있으므로, 이러한 문제는 반도체 제조에서의 소형화에 의해 더 악화될 수 있다.
따라서, 기존의 반도체 제조 방법은 그 의도된 목적을 위해서는 일반적으로 적절했으나, 모든 양상에서 전체적으로 만족스럽지는 않았다.
본 개시의 양상들은 다음의 상세한 설명을 첨부 도면과 함께 읽음으로써 가장 잘 이해된다. 업계의 표준 관행에 따라서, 다양한 피처가 비례에 맞게 도시지 않았다는 것이 강조된다. 실제로, 설명의 명료함을 위해, 다양한 피처의 치수가 임의적으로 증가 또는 감소될 수 있다. 첨부 도면은 본 발명의 일반적인 실시예들를 도시할 뿐이며, 따라서, 범위를 제한하는 것으로 간주되어서는 안 된다는 것 또한 강조되며, 그 이유는, 본 발명이 다른 실시예들에도 동등하게 잘 적용될 수 있기 때문이다.
도 1 내지 도 12는, 본 개시의 실시예에 따른 제조의 다양한 단계에서의 반도체 디바이스의 도식적인 단편적 단면도를 도시한다.
도 13은, 본 개시의 한 실시예에 따른, 반도체 디바이스를 제조하는 방법을 도시하는 흐름도이다.
다음의 개시는, 예컨대, 제공되는 주제의 상이한 특징들을 구현하기 위한 여러 상이한 실시예 또는 예시를 제공한다. 본 개시를 단순화하기 위하여, 아래에는 컴포넌트 및 배열의 특정한 예시가 설명되어 있다. 물론, 이들은 단지 예시일 뿐이며, 제한하도록 의도된 것은 아니다. 예컨대, 다음 설명에서의 제2 피처 위에서의 또는 제2 피처 상에서의 제1 피처의 형성은, 제1 및 제2 피처가 직접 접촉하는 상태로 형성되는 실시예를 포함할 수 있으며, 제1 및 제2 피처가 직접 접촉하지 않을 수도 있도록 제1 및 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 포함할 수도 있다. 또한, 본 개시는 참조 번호 및/또는 문자를 다양한 예시에서 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 하며, 그러한 반복 자체는, 논의된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주지 않는다.
또한, 도면에 도시된 또 다른 요소(들)나 피처(들)에 대한 한 요소나 피처의 관계를 설명하기 위하여, "밑", "아래", "하부", "위", "상부" 등과 같은 공간 상대적 용어가 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간 상대적 용어는, 도면에 도시된 배향에 더하여, 사용 중 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 다르게 배향될 수도 있으며(90도 회전되거나 다른 배향으로 회전됨), 본 명세서에서 사용되는 공간 상대적 기술어들은 마찬가지로 적절히 해석될 수 있다.
또한, 수 또는 수의 범위가 "약", "대략" 등을 사용하여 기술될 때, 해당 용어는, 기술된 수의 +/- 10% 이내 또는 당업자에 의해 이해되는 다른 값과 같이, 기술된 수를 포함하는 합리적인 범위 내의 수를 망라하도록 의도된다. 예컨대, "약 5nm"라는 용어는, 4.5nm에서부터 5.5nm까지의 치수 범위를 망라한다.
반도체 업계에서의 급속한 진보는 제조 방법 및 공정의 진보로 이어져 왔다. 그러나, 이러한 진보에도 불구하고, 기존의 반도체 제조는 여전히 다양한 단점을 가지고 있을 수 있다. 예컨대, 기존의 반도체 제조에는, (예컨대, 약 10보다 더 큰) 높은 종횡비를 갖는 깊은 트렌치를 형성하고 그 깊은 트렌치를 물질로 충전시키는 것이 수반될 수 있다. 높은 종횡비 및 점점 더 작아지는 디바이스 크기로 인해, 그 내부에 갭(gap) 또는 보이드(void)가 발생되지 않으면서 그러한 깊은 트렌치를 충전시키기 어려울 수 있다. 이러한 갭/보이드는 이후의 제조 공정에서 문제를 초래할 수 있으며 디바이스 성능을 저하시킬 수 있다. 또 다른 예를 들면, 기존의 반도체 제조에는, 상이한 웨이퍼들을 함께 접합시키는 것, 예컨대, 디바이스 웨이퍼를 캐리어 웨이퍼와 접합시키는 것이 수반될 수 있다. 그러나, (디바이스 웨이퍼의 필름에 의해 가해지는 인장 응력에 의해 초래될 수 있는) 디바이스 웨이퍼 내의 임의의 워피지는 접합 영역에 또는 그 근처에 균열을 초래할 수 있다. 일부 경우, 인장 응력을 가하는 필름은, 깊은 트렌치를 충전시키기 위해 기존 제조 방법에 의해 사용되는 필름일 수 있다. 접합 영역 내의 이러한 균열은 디바이스 성능을 저하시키거나, 디바이스 고장까지도 초래할 수 있다.
기존 반도체 제조 공정의 문제들을 극복하기 위해, 본 개시는, 그 내부에 갭/보이드가 실질적으로 발생되지 않으면서 깊은 트렌치를 더 효과적으로 충전시키기 위한 다수의 물질층이 수반되는 신규 방식을 제안하며, 이는 디바이스 성능을 개선시킨다. 또한, 이러한 신규 방식은, 인장 응력을 보상하기 위한 압축 응력을 도입한다. 압축 응력은 인장 응력을 실질적으로 상쇄시키며 따라서 웨이퍼 워피지를 줄이거나 없앤다. 그 결과, 접합 균열 문제가 실질적으로 없어지며, 이는 또한 디바이스 성능을 개선시킨다. 아래에서는, 본 개시의 실시예에 따른 제조의 다양한 단계에서의 반도체 디바이스(100)의 도식적인 단편적 단면 측면도인 도 1 내지 도 12를 참조하여 본 개시의 다양한 양상이 논의된다. 일부 실시예에서, 반도체 디바이스(100)는 2차원 또는 평면 트랜지스터를 포함할 수 있다. 다른 실시예에서, 반도체 디바이스(100)는, 하나 이상의 핀(fin) 구조물 주위에 게이트 구조물이 둘러싸여 있는 3차원 FinFET 트랜지스터를 포함할 수 있다.
이제 도 1을 참조하면, 반도체 디바이스(100)는 기판(110)을 포함한다. 일부 실시예에서, 기판(110)은, 붕소와 같은 p형 도펀트(dopant)로 도핑된 실리콘 물질(예컨대, p형 기판)을 포함한다. 대안적으로, 기판(110)은 또 다른 적절한 반도체 물질을 포함할 수 있다. 예컨대, 기판(110)은, 인 또는 비소와 같은 n형 도펀트로 도핑된 실리콘(n형 기판)을 포함할 수 있다. 기판(110)은, 게르마늄 및 다이아몬드와 같은, 다른 단원소 반도체도 포함할 수 있다. 선택적으로, 기판(110)은 화합물 반도체 및/또는 혼정 반도체를 포함할 수 있다. 또한, 기판(110)은 성능 향상을 위해 스트레인(strain)될 수 있고, SOI(silicon-on-insulator) 구조물을 포함할 수 있다.
기판(110) 위에 에피층(epi-layer)(120)이 형성된다. 에피층(120)은 에피택셜 성장 공정을 사용하여 형성될 수 있다. 일부 실시예에서, 에피층(120)은 실리콘 물질을 포함할 수 있다. 다른 실시예에서, 에피층(120)은 실리콘 게르마늄 또는 다른 적절한 반전도성 물질을 포함할 수 있다. 에피층(120)의 부분은 반도체 디바이스(100)의 활성 영역으로서 소용될 수 있다는 것이 이해된다. 에피층(120) 내에는 MOSFET(metal oxide semiconductor field effect transistor)의 소스/드레인 영역 또는 채널 영역과 같은 트랜지스터 컴포넌트가 적어도 부분적으로 형성될 수 있다.
에피층(120) 위에 절연층(130)이 형성된다. 절연층(130)은, 유전체 물질과 같은, 전기 절연 물질을 포함한다. 다양한 실시예에서, 유전체 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 로우-k(low-k) 유전체 물질을 포함할 수 있다. 로우-k 유전체 물질은, 실리콘 이산화물의 유전 상수인 약 4보다 더 작은 유전 상수를 갖는 유전체 물질이다. 비제한적인 예를 들면, 로우-k 유전체 물질은 불소 도핑 실리콘 이산화물, 탄소 도핑 실리콘 이산화물, 다공성 실리콘 이산화물, 다공성 탄소 도핑 실리콘 이산화물, 스핀온 유기 폴리머릭 유전체(spin-on organic polymeric dielectric), 스핀온 실리콘 기반 폴리머릭 유전체, 또는 이들의 조합을 포함할 수 있다.
절연층(130)은, 반도체 디바이스(100)의 다양한 도핑된 피처, 회로부, 및/또는 입력부/출력부 사이의 전기적 상호연결(예컨대, 배선)을 제공하는 하나 이상의 상호연결층을 포함할 수 있는 상호연결 구조물의 일부일 수 있다. 예컨대, 상호연결 구조물은 비아(via) 및/또는 금속 라인과 같은 전도성 요소를 포함할 수 있다. 예를 들면, 도 1은 전도성 요소(140)를 도시한다. 절연층(130)은 전도성 요소(140)에 대해(그리고 다른 전도성 요소에 대해서도) 전기적 절연을 제공한다. 일부 실시예에서, 전도성 요소(140)는, 구리 또는 구리 합금과 같은, 금속 물질을 포함한다. 전도성 요소(140)는 접합을 위해 사용될 수 있으며 접합 패드로서 소용될 수 있다.
절연층(130)의 위 및 전도성 요소(140)의 위에 층(150)이 형성된다. 일부 실시예에서, 층(150)은 유전체 물질을 포함할 수 있으며 에칭 정지층(ESL, etching-stop layer)으로서 소용될 수 있다. 일부 실시예에서, 층(150)은 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다.
층(150) 위에 패시베이션층(passivation layer)(160)이 배치된다. 패시베이션층(160)은 반도체 디바이스(100)의 컴포넌트를 먼지, 수분 등과 같은 요소로부터 보호한다. 일부 실시예에서, 패시베이션층(160)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등과 같은, 유전체 물질을 포함한다.
패시베이션층(160) 위에 층(170)이 형성된다. 층(150)과 유사하게, 층(170)은 유전체 물질을 포함할 수 있으며 에칭 정지층으로서 소용될 수 있다. 그러나 층(170)과 층(150)은, 상이한 공정 또는 층을 위한 에칭 정지층으로서 소용될 수도 있다. 예컨대, 층(170)은, 그 위에 형성되는 층들(예컨대, 후술하는 층(180))의 패터닝을 위한 에칭 정지층으로서 소용될 수 있다. 이에 비해, 층(150)은 (후술하는) 깊은 트렌치 에칭 공정을 위한 에칭 정지층으로서 소용될 수 있다. 일부 실시예에서, 층(170)은 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다.
층(170) 위에 패시베이션층(180)이 배치된다. 패시베이션층(160)과 유사하게, 패시베이션층(180)은 반도체 디바이스(100)의 컴포넌트를 먼지, 수분 등과 같은 요소로부터 보호한다. 일부 실시예에서, 패시베이션층(180)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등과 같은, 유전체 물질을 포함한다. 전술한 바와 같이, 층(170)은 패시베이션층(180)의 패터닝을 위한 에칭 정지층으로서 소용될 수 있지만, 이는 본 개시의 주안점은 아니다. 패시베이션층(180)의 패터닝은, 반도체 디바이스(100)의 상이한 영역들(예컨대, 도 1에 도시된 부분이 아닌 영역)에서도 발생하며, 따라서 본 명세서의 후속적인 도면들에는 이러한 패터닝이 구체적으로 도시되어 있지 않다. 특정한 실시예에서는 층(170) 및 패시베이션층(180) 없이 반도체 디바이스(100)를 구현하는 것이 가능하다는 것 또한 이해된다.
이제 도 2를 참조하면, 반도체 디바이스(100) 내에 복수의 트렌치, 예컨대, 상대적으로 얕은 하나의 트렌치(200)와 상대적으로 깊은 복수의 트렌치(201 내지 202)가 형성되어 있다. 트렌치(200 내지 202)는 하나 이상의 에칭 공정에 의해 형성될 수 있다. 트렌치(200)는 전도성 요소(140)에 맞추어 수직으로 정렬되고 그 위에 형성된다. 도 2에 도시된 바와 같이, 트렌치(200)는, 층(160 내지 180)을 관통하여, 그리고 적어도 부분적으로 층(150)의 내부까지, 수직으로 연장된다. 트렌치(201 내지 202)는 전도성 요소(140)의 양측에 형성된다. 트렌치(201 내지 202) 각각은, 층(130 내지 180)을 관통하여, 그리고 적어도 부분적으로 에피층(120)의 내부까지, 수직으로 연장된다. 또한, 트렌치(201 내지 202) 각각은 측방향 치수(220)(예컨대, 폭) 및 수직 치수(230)(예컨대, 깊이)를 갖는다. 일부 실시예에서, 수직 치수(230)는 약 6마이크로미터 이상이며, 예컨대, 약 8마이크로미터 이상이다.
트렌치(201) 또는 트렌치(202)의 종횡비는 수직 치수(230)와 측방향 치수(220)의 비율로서 정의될 수 있다. 수학적인 관점에서, 트렌치(201)(또는 트렌치(202))의 종횡비 = (치수(230)) ÷ (치수(220))이다. 트렌치(201 및 202)의 종횡비는 상대적으로 높으며, 예컨대, 10(또는 10:1) 이상이다. 이는, 트렌치(201 및 202)가 길고 좁으며, 따라서 그 내부에 임의의 에어 갭(air gap) 또는 보이드를 발생시키지 않으면서 완전히 충전시키기 어려울 수 있다는 것을 의미한다. 이러한 문제는, 반도체 소형화가 계속됨에 따라서 점점 더 작아지고 있는 디바이스 크기에 의해 더 악화된다. 본 개시는, 더 상세히 후술하는 바와 같이, 자명하지 않은 신규 공정을 사용하여 트렌치(201 내지 202)를 충전시킴으로써 이들 문제를 극복한다.
이제 도 3을 참조하면, 반도체 디바이스(100) 위에 절연층(250)이 형성된다. 일부 실시예에서, 절연층(250)은 원자층 퇴적(ALD, atomic layer deposition)에 의해 형성되며, TaO, TaN, TiO, TiN, ZrO, ZrN 등과 같은, 전이 금속 산화물/질화물 물질을 포함할 수 있다. 다른 실시예에서, 절연층(250)은 자기조립 단분자막(SAM, self-assembly monolayer) 코팅 기법에 의해 형성될 수 있으며, -OH기와 같은, 반-NF3 에칭 작용기(anti-NF3 etching functional group)를 갖는 긴 폴리머 사슬을 포함할 수 있다. 절연층(250)은 트렌치(200 내지 202)를 부분적으로 충전시킨다. 절연층(250)이 형성된 후, 트렌치(200) 내에 유전체층(310)을 형성하고, 트렌치(201) 내에 유전체층(311)을 형성하고, 트렌치(202) 내에 유전체층(312)을 형성하기 위해 스핀온 유전체 퇴적 공정(300)이 수행된다. 일부 실시예에서, 유전체층(310 내치 312)은, 실리콘 산화물(SixOy)과 같은, 산화물 물질을 포함한다. 일부 실시예에서, y는 2x와 대략적으로 같으며, 예컨대, 약 1.8x와 약 2.2x 사이이다. 층(310 내지 312) 내의 실리콘 함량은 층(310 내지 312)의 굴절률(RI, refractive index)과 연관되어 있을 수 있다. 일부 실시예에서, 층(310 내지 312)의 굴절률은 약 1.4와 약 1.7 사이의 범위 내에 있다.
퇴적 중 및 퇴적 직후에 유전체층(310 내지 312)은 액체 상태이다. 트렌치(201 내지 202)가 높은 종횡비(예컨대, 10:1 이상)를 갖더라도, 유전체층(310 내지 312)은, 액체 성질로 인해, 실질적으로 에어 갭 또는 보이드 없이 트렌치(201 내지 202)와 같은 작은 틈을 충전시킬 수 있다. 또한, 유전체층(310 내지 312)은 액체 상태이므로, 균일성을 개선하기 위해, 스핀온 유전체 퇴적 공정(300)의 일부로서 스피닝될 수 있다. 일부 실시예에서, 유전체층(310 내지 312)의 상부 표면은 실질적으로 동일 평면 상에 있다.
도 3에 도시된 바와 같이, 유전체층(311 또는 312)은 각각 (수직 치수로 측정되는) 두께(320)를 갖는다. 두께(320)의 값은, 퇴적 시간과 같은, 스핀온 유전체 퇴적 공정(300)의 공정 파라미터를 하나 이상 구성함으로써 튜닝될 수 있다. 두께(320)는 트렌치(201/202)의 깊이(230)보다 작거나 그와 실질적으로 같다. 유전체층(311/312)의 두께(320)는 트렌치(201/202)의 깊이(230)의 약 40% 내지 약 100% 이내이다. 즉, 유전체층(310 내지 312)은 일부 실시예에서 트렌치(200 내지 202)를 단지 부분적으로 충전시킬 수도 있으며, 또는 일부 다른 실시예에서는 트렌치(200 내지 202)를 완전히 충전시킬 수도 있다. 트렌치(201 내지 202) 내의 유전체층(311 내지 312)의 존재로 인해, 퇴적 공정(300)의 수행 후, 이제 적어도 부분적으로 충전된 트렌치는 더 작은 종횡비를 갖는다. 일부 실시예에서, 트렌치(201 내지 202)는 약 6:1 미만의 종횡비, 예컨대 약 6:1에서 약 0:1 사이의 범위의 종횡비를 가질 수 있다.
유전체층(310 내지 312)은 또한, 반도체 디바이스(100)에 인장 응력(예컨대, 팽창을 초래하는 응력 상태)을 가한다. 일부 실시예에서, 유전체층(310 내지 312)에 의해 가해지는 인장 응력은 약 4.0 x 108 dyn/cm2보다 크거나 그와 실질적으로 같다. 일부 실시예에서, 유전체층(310 내지 312)에 의해 가해지는 인장 응력은 약 200메가파스칼(MPa)보다 크거나 그와 실질적으로 같다. 그러한 인장 응력은, 해결되지 않은 경우, 웨이퍼의 워피지에 기여했을 수도 있지만, 더 상세히 후술하는 바와 같이, 본 개시는, 인장 응력을 보상하기 위해 압축 응력을 가하는 다른 재료층을 형성함으로써 이러한 문제를 극복한다.
이제 도 4를 참조하면, 반도체 디바이스(100)에 어닐링 공정(350)이 수행된다. 일부 실시예에서, 약 섭씨 80도와 약 섭씨 800도 사이의 범위 내의 공정 온도로 어닐링 공정(350)이 수행된다. 어닐링 공정(350)은 유전체층(310 내지 312)을 베이킹(baking)한다. 전술한 바와 같이, 액체 상태는 트렌치(200 내지 202), 특히 높은 종횡비를 갖는 트렌치(201 내지 202)를 충전시키는 것을 용이하게 하므로, 스핀온 유전체층 퇴적 공정(300)의 수행 중 및 직후에 유전체층(310 내지 312)은 액체 상태이다. 또한, 어닐링 공정(350)은 유전체층(310 내지 312)을 액체 상태로부터 고체 상태로 변화시키는 것을 용이하게 한다.
이제 도 5를 참조하면, 층(380)을 퇴적시키기 위해 퇴적 공정(370)이 수행된다. 일부 실시예에서, 퇴적 공정(370)은, 높은 종횡비를 갖는 작은 트렌치 내에 물질을 퇴적시키도록 구성된 고종횡비 공정(HARP, high-aspect-ratio process)을 포함한다. 일부 실시예에서, HARP 공정은, 테트라에틸 오소실리케이트(TEOS, tetraethyl orthosilicate) 및 O3를 전구체로서 사용하여, 실리콘 산화물 필름을 퇴적시키는 열 공정을 포함할 수 있다.
층(380)은 유전체층(310 내지 312)의 위 및 절연층(250)의 위에 퇴적되고 두께(390)를 갖는다. (본 명세서의 예시된 실시예와 같이) 트렌치(200 내지 202)가 유전체층(310 내지 312)에 의해 완전히 충전되지 않았다면, 층(380)은 트렌치(200 내지 202)의 나머지를 완전히 충전시킬 것이다. 즉, 층(380)의 부분은 유전체층(310 내지 312)의 위 및 트렌치(200 내지 202)의 내부에 형성될 수 있고, 층(380)의 다른 부분은 트렌치(200 내지 202)의 위 및 외부에 형성된다. 다양한 실시예에서, 층(380)은 (트렌치 깊이의 관점에서) 트렌치(201 내지 202)의 약 0% 내지 약 60%를 충전시킬 수 있다.
퇴적 공정(370)의 갭 충전 성능(gap filling performance)은 스핀온 유전체 퇴적 공정(300)만큼 우수하지 않을 수도 있지만, 그럼에도 불구하고, 트렌치(200 내지 202) 충전의 관점에서 문제를 발생시키지 않을 것이다. 왜냐하면, 부분적으로 충전된(예컨대, 유전체층(311 내지 312)에 의해 부분적으로 충전된) 트렌치(200 내지 202)는, 그 폭은 실질적으로 동일하게 유지되는 한편 그 깊이는 감소되었으므로, 이미 감소된 종횡비를 가지고 있기 때문이다. 따라서, 퇴적 공정(370)은, 그럼에도 불구하고, 그 내부에 보이드 또는 갭을 발생시키지 않으면서 트렌치(200 내지 202)의 나머지를 충전시킬 수 있다.
일부 실시예에서, 층(380)은, 실리콘 산화물(SixOy)과 같은, 산화물 물질을 포함한다. 일부 실시예에서, y는 2x와 대략적으로 같으며, 예컨대 약 1.8x와 약 2.2x 사이이다. 층(380) 내의 실리콘 함량은 층(380)의 굴절률(RI)과 연관되어 있을 수 있다. 일부 실시예에서, 층(380)의 굴절률은 약 1.4와 약 1.7 사이의 범위 내에 있다.
층(380)은, 인장 응력이거나 압축 응력일 수 있는 응력을 가할 수 있다. 일부 실시예에서, 유전체층(380)에 의해 가해지는 인장 응력 또는 압축 응력은 약 -100MPa과 약 200MPa 사이의 범위 내에 있다. 층(380)에 의해 가해지는 응력이 인장 응력인 실시예에서, 그 인장 응력은, 유전체층(310 내지 312)에 의해 가해지는 인장 응력보다 훨씬 더 작으며, 후술하는 바와 같이, 그러한 인장 응력은, 후속적으로 형성되는 층에 의해 가해지는 압축 응력에 의해 보상될 것이다. 유전체층(310 내지 312) 및/또는 층(380)만이 인장 응력을 초래하는 컴포넌트인 것은 아닐 수도 있다는 것이 이해된다. 반도체 디바이스(100)의 다른 컴포넌트도 인장 응력을 초래할 수 있고, 결합된 인장 응력은 보상되어야 하며, 그렇지 않으면, 더 상세히 후술하는 바와 같이, 웨이퍼 워피지 및 접합 균열과 같은 문제를 초래할 수 있다.
본 개시의 한 장점은, 트렌치(200 내지 202) 충전, 특히 트렌치(201 내지 202) 충전의 관점에서의 우수한 갭 충전 성능이며, 왜냐하면, 트렌치(201 내지 202)는 높은 종횡비(예컨대, 약 10:1 초과)를 갖기 때문이다. 종래의 제조 공정은, 트렌치(201 내지 202)와 같이 높은 종횡비를 갖는 트렌치를 충전시키기 위해 일반적으로 원자층 퇴적(ALD, atomic layer deposition)을 사용한다. 불행히도, 디바이스 크기가 감소함에 따라서 그리고/또는 종횡비가 증가함에 따라서, ALD 공정 조차도, 트렌치를 충전시키기 위해 형성된 물질 내에 에어 갭 또는 보이드를 발생시킬 수 있다. 이러한 에어 갭 또는 보이드는 이후에 제조 문제를 초래할 수 있으며 디바이스 성능을 저하시킬 수 있다. 이에 비해, 2단 공정(예컨대, 공정(300 및 370))은, 그 내부에 에어 갭 또는 보이드가 발생되도록 하지 않으면서 트렌치(311 내지 312)가 충전되도록 한다. 이는, 에어 갭 또는 보이드에 의해 이후의 공정에서 초래될 수 있는 문제를 미연에 방지한다.
고종횡비 트렌치(201 내지 202)의 하부 및 상부를 유전체층(311 내지 312) 및 층(380)으로 각각 충전시키기 위해 2개의 상이한 공정(예컨대, 공정(300 및 370))이 수행되는 실시예에서, 장점이 도출될 수 있다. 더 상세히는, 스핀온 유전체 퇴적 공정(300)은 뛰어난 갭 충전 성능을 가지고 있지만, 그 결과적인 유전체층(311 내지 312)은 상대적으로 높은 인장 응력을 가질 수 있고, 이는 웨이퍼 워피지를 초래할 수 있다. 트렌치(201 내지 202) 전체가 유전체층(311 내지 312)에 의해 완전히 충전될 때, 그 결과적인 인장 응력은 상대적으로 높을 수 있고, 이는, 인장 응력을 보상하도록 후속적인 공정에 높은 부담을 가할 수 있다. 그러나, (예시된 실시예의 경우와 같이) 트렌치(201 내지 202)가 부분적으로 충전될 때, 그 결과적인 인장 응력은 그리 높지 않으며, 이는 후속적인 제조 공정에 의해 더 쉽게 보상될 수 있다. 그리고 전술한 바와 같이, 퇴적 공정(300)에 의해 트렌치(201 내지 202)를 단지 부분적으로 충전시키는 것은 문제가 되지 않으며, 왜냐하면, 후속적인 트렌치 충전은, 상당히 감소된 종횡비(예컨대, 6:1 이하)를 갖는 트렌치를 충전시키기만 하면 되기 때문이다. 퇴적 공정(370)의 갭 충전 성능이 퇴적 공정(300)만큼 우수하지는 않더라도, 이러한 트렌치 충전은 퇴적 공정(370)에 의해, 그 내부에 보이드를 발생시키지 않으면서, 쉽게 달성될 수 있다. 따라서, 그 내부에 갭 또는 보이드를 발생시키지 않는 트렌치 충전의 관점에서 성능의 손실이 거의 없다. 이롭게도, 퇴적 공정(370)에 의해 형성되는 층(380)은 낮은 인장 응력을 갖거나 인장 응력을 전혀 갖지 않으므로, 전체적인 인장 응력이 감소되며, 이는, 유전체층(311 내지 312)의 인장 응력을 보상하는 것이 더 쉬울 수 있다는 것을 의미한다.
일부 실시예에서, 반도체 디바이스(100)가 제조되는 웨이퍼의 워피지가, 층(380)의 형성 후에 측정된다. 웨이퍼 워피지는 반도체 디바이스의 다양한 컴포넌트에 의해 초래되는 인장 응력(예컨대, 유전체층(310 내지 312)에 의해, 그리고 가능하게는 층(380)에 의해, 가해지는 인장 응력)에 기인하므로, 웨이퍼 워피지 측정은, 인장 응력을 보상하기 위해 얼마만큼의 압축 응력이 필요할 수 있는지에 대한 지표를 제공한다. 그러나, 이러한 웨이퍼 워피지 측정 단계는 선택적이며 일부 실시예에서는 건너뛸 수도 있다는 것이 이해된다.
이제 도 6을 참조하면, 층(380) 위에 유전체층(410)을 퇴적시키기 위해 고밀도 플라즈마(HDP, high density plasma) 퇴적 공정(400)이 수행된다. 일부 실시예에서, 유전체층(410)은 산화물 물질, 예컨대 실리콘 산화물(SixOy)을 포함한다. 일부 실시예에서, y는 2x와 대략적으로 같으며, 예컨대 약 1.8x와 약 2.2x 사이이다. 층(410) 내의 실리콘 함량은 층(410)의 굴절률(RI)과 연관되어 있을 수 있다. 일부 실시예에서, 층(410)의 굴절률은 약 1.4와 약 1.7 사이의 범위 내에 있다. 일부 실시예에서, HDP 퇴적 공정(400)은, 실란(SiH4) 및 산소(O2)를 포함하는 전구체를 사용하여 수행될 수도 있다.
유전체층(410)도 압축 응력을 가한다. 일부 실시예에서, 유전체층(410)에 의해 가해지는 압축 응력은 약 -1.0 x 109 dyn/cm2보다 작거나 그와 실질적으로 같다. 일부 실시예에서, 유전체층(410)에 의해 가해지는 인장 응력은 -100MPa보다 작거나 그와 실질적으로 같다. 압축 응력은, 유전체층(310 내지 312)에 의해(그리고 가능하게는 층(380)에 의해) 가해지는 인장 응력을 상쇄시킨다. 그러므로, 유전체층(410)은, 인장 응력에 의해 초래되는 잠재적인 웨이퍼의 워피지를 줄일 수 있다. 유전체층(410)은 두께(420)를 갖는다. 두께(420)는, 두께(320)와 두께(390)의 합일 수도 있는, 층(380 및 311/312)의 결합된 총 두께의 특정한 백분율 이내에 있도록 튜닝된다. 일부 실시예에서, 두께(420)는, 두께(320 및 390)의 합의 약 20% 내지 약 80% 이내에 있도록 튜닝된다. 이러한 범위는 최적화된 범위이며, 왜냐하면, 반도체 디바이스의 다양한 컴포넌트에 의해(예컨대, 층(310 내지 312 및/또는 380)에 의해) 가해지는 인장 응력을 상쇄시키기에 충분한 양의 압축 응력이면서도, 웨이퍼가 과도한 압축 응력으로 인한 워피지를 겪지 않도록 너무 많지도 않은 양의 압축 응력을 유전체층(410)이 가하도록 하기 때문이다. 일부 실시예에서, 압축 응력은, 예컨대 응력 기억 기법(SMT, stress memorization technique)으로 인한, 기억을 가질 수 있다. 즉, 유전체층(410)이 제거된 후에도, 유전체층(410)에 의해 가해진 압축 응력이 적어도 부분적으로 남을 수 있다.
이제 도 7을 참조하면, 선택적으로 유전체층(410)에 평탄화 공정(450)이 수행된다. 예컨대, 평탄화 공정(450)은, 유전체층(410)의 상부 표면을 평평하게 하는 화학적 기계적 연마(CMP, chemical mechanical polishing) 공정을 포함할 수 있다. 트렌치(200 내지 202)가, 전술한 본 개시의 공정에 따라서 충전되지 않았다면, 트렌치를 충전시키는 물질 내에 보이드 또는 에어 갭이 형성되었을 수 있다. 때때로, 보이드는, 수직으로 이어지는 솔기 또는 라인을 닮은 형상을 가질 수 있다. 공정(450)과 같은 CMP 공정이 수행될 때, 사용되는 화학물질(예컨대, 슬러리(slurry))이 보이드 내에 들어갈 수 있다. 보이드 내의 그러한 화학물질 잔여물은, 이후의 공정에서 제거하기 어려울 수 있으며, 이는 반도체 디바이스(100)를 오염시키고 성능을 저하시킬 수 있다. 그러나, 본 개시는, 그 내부에 보이드를 발생시키지 않으면서 고종횡비 트렌치를 충전시키므로, 평탄화 공정(450)은, 그러한 바람직하지 않은 화학물질 잔여물을 발생시키지 않을 것이다.
이제 도 8을 참조하면, 유전체층(410) 위에 층(510)을 형성하기 위해 퇴적 공정(500)이 수행된다. 일부 실시예에서, 퇴적 공정(500)은 플라즈마 강화 화학 기상 증착(PECVD, plasma-enhanced chemical vapor deposition)을 포함한다. 층(510)은 일부 실시예에서는 실리콘 산화물(SixOy)을 포함하도록 형성되며, 또는 일부 다른 실시예에서는 실리콘 질화물(SixNy)을 포함하도록 형성된다. 층(510)이 실리콘 산화물을 포함하는 실시예에서, 퇴적 공정(500)은 SiH4/TEOS 및 O2를 전구체로서 사용할 수 있다. 층(510)이 실리콘 질화물을 포함하는 실시예에서, 퇴적 공정(500)은 SiH4 및 N2O/NH3를 전구체로서 사용한다.
층(510)이 실리콘 산화물을 포함하는 실시예에서, y는 2x와 대략적으로 같으며, 예컨대 약 1.8x와 약 2.2x 사이이다. 층(510)이 실리콘 질화물을 포함하는 실시예에서, y는 (4/3)x와 대략적으로 같으며, 예컨대, y는 약 1.1x와 약 1.5x 사이이다. 층(510) 내의 실리콘 함량은 층(510)의 굴절률(RI)과 연관되어 있을 수 있다. 일부 실시예에서, 층(510)이 실리콘 산화물을 포함할 때 층(510)의 굴절률은 약 1.4와 약 1.7 사이의 범위 내에 있고, 층(510)이 실리콘 질화물을 포함할 때 층(510)의 굴절률은 약 1.7과 약 2.2 사이의 범위 내에 있다.
층(510)도 압축 응력을 가한다. 일부 실시예에서, 층(510)에 의해 가해지는 압축 응력은 약 -5.0 x 109 dyn/cm2와 약 -2.0 x 108 dyn/cm2 사이의 범위 내에 있다. 일부 실시예에서, 층(510)에 의해 가해지는 압축 응력은 약 -300MPa과 약-50MPa 사이의 범위 내에 있다. 또한, 압축 응력은, 반도체 디바이스의 다양한 컴포넌트에 의해(예컨대, 층(310 내지 312 및/또는 380)에 의해) 초래되는 인장 응력을 상쇄시키는 것을 도우며, 이는 웨이퍼 워피지를 줄이는 것을 돕는다. 층(510)에 의해 가해지는 압축 응력의 양은, 그 물질 조성을 조정함으로써(예컨대, 전술한 x 및 y 값을 변화시킴으로써) 또는 그 두께(520)를 조정함으로써 구성될 수 있다. 일부 실시예에서, 층(510)의 두께 범위는, 층(410 및 510)에 의해 가해지는 결합된 압축 응력이, 층(310 내지 312 및/또는 층 380)에 의해 가해지는 인장 응력을 실질적으로 상쇄시키도록 구성된다. 일부 실시예에서, 두께(520)는 약 50나노미터(nm)와 약 200nm 사이의 범위 내에 있다. 일부 실시예에서, 압축 응력은 기억을 갖는다. 즉, 유전체층(510)이 제거된 후에도, 유전체층(510)에 의해 가해진 압축 응력이 적어도 부분적으로 남을 수 있다. 압축 응력을 가하는 것에 더하여, 층(510)에 의해 제공되는 또 다른 기능은, 후술하는 접합 공정에서 캐리어 웨이퍼와의 접착을 용이하게 하는 것이다.
이제 도 9를 참조하면, 개구 또는 리세스(570)를 형성하기 위해 반도체 디바이스(100)에 에칭 공정(550)이 수행된다. 개구(570)는 층(510, 410, 380, 310, 250, 및 150)을 관통하여 수직으로 연장되고, 전도성 요소(140)의 일부를 노출시킨다.
이제 도 10을 참조하면, 반도체 디바이스(100)가 수직으로 거꾸로 뒤집힌다. 이후 반도체 디바이스(100)에 캐리어 기판(600)이 접합된다. 캐리어 기판(600)은, 개구(570) 내에 삽입되는 (예컨대, 금속 물질을 포함하는) 돌출 컴포넌트(600A)를 포함한다. 돌출 컴포넌트(600A)를 통해 캐리어 기판(600)이 반도체 디바이스(100)에 접합된다(예컨대, 전도성 요소(140)에 접합됨).
전술한 바와 같이, 본 명세서에서는, 예컨대 층(310 내지 312 및/또는 380)에 의해 가해지는 인장 응력을 보상하기 위한 (압축 응력을 가하는) 층(410 및 510)의 구현에 의해, 웨이퍼 워피지가 상당히 감소되거나 없어졌다. 웨이퍼 워피지가 감소되지 않았다면, 그러한 워피지는, 전도성 요소(140)에 대응하는 반도체 디바이스(100)의 부분이 위로 휘게 할 수 있으며, 동시에 반도체 디바이스(100)의 나머지가 아래로 휠 수 있다. 그러므로, 캐리어 기판(600)과 반도체 디바이스(100)의 접합은, 예컨대 돌출 컴포넌트(600A)와 전도성 요소(140) 사이의 경계면에 또는 그 근처에 접합 균열을 초래할 수 있다. 접합 경계면과 연관된 (예컨대, 디바이스 소형화로 인한) 작은 영역은 이러한 문제를 악화시킬 수 있다. 접합 균열은 디바이스 성능을 악화시켰을 수 있거나, 고장까지도 초래할 수 있다. 본 개시는, 인장 응력을 상쇄시키기 위해 압축 응력을 가함으로써 접합 균열의 가능성을 없애거나 적어도 줄인다. 이는 웨이퍼가 상당히 더 평평해지도록 하는 것을 도우며, 이는, 종래의 반도체 디바이스에 종종 문제를 발생시키는 접합 균열 문제를 회피한다.
이제 도 11을 참조하면, 반도체 디바이스(100)의 "후면"(예컨대, 캐리어 기판(600)으로부터 반대 방향을 향하는 면)으로부터, 반도체 디바이스(100)에 그라인딩(grinding) 공정(650)이 수행된다. 그라인딩 공정(650)은 기판(110)을 제거하며, 층(250)의 부분 및/또는 에피층(120)의 부분을 제거할 수도 있다. 일부 실시예에서, 그라인딩 공정(650)은 기계적 그라인딩 공정 및/또는 화학적 시닝(thinning) 공정을 포함할 수 있다. 예컨대, 기계적 그라인딩 공정은, 기판(110)과 같은 물질의 상당한 양을 제거할 수 있으며, 이후 화학적 시닝 공정은, 반도체 디바이스(100)를 더 시닝하기 위해 에칭 화학물질을 도포할 수 있다.
이제 도 12를 참조하면, 반도체 디바이스(100)에 에칭 공정(700)이 수행된다. 일부 실시예에서, 에칭 공정(700)은 NF3를 에천트(etchant)로서 사용한다. 에칭 공정(700)은 층(310 내지 312, 380, 410, 및 510)을 제거한다. 층(310 내지 312, 380, 410, 및 510)의 제거는 개구(720)를 형성한다. 그러므로, 에칭 공정(700)은, 예컨대 개구(720)에 의해 각 조각이 다른 조각들로부터 분리되어 있는, 다수의 조각으로 반도체 디바이스(100)를 분할할 수 있다. 일부 실시예에서, 조각의 각각이 IC 칩으로 패키징될 수 있다.
(예컨대, 보이드 또는 갭의 존재로 인해) 평탄화 공정(450)으로부터의 슬러리 잔여물이 트렌치(200 내지 202) 내에 남아 있다면, 에칭 공정(700)은 슬러리 잔여물을 완전히 에칭하여 없애지 못할 수도 있다는 점에 유의해야 한다. 이는, 실리콘 산화물 또는 실리콘 질화물과 같은 유전체 물질을 포함하는 층(310 내지 312, 380, 410, 및 510)과 (하나 이상의 유기 화합물을 포함할 수 있는) 슬러리 잔여물 사이의 물질 조성의 차이 때문이다. 즉, 에칭 공정(700)은, 슬러리의 유기 화합물보다 훨씬 더 빠른 에칭 속도로 층(310 내지 312, 380, 410, 및 510)의 유전체 물질을 에칭하여 없앨 수 있도록 하는 에칭 선택도를 가질 수 있다. 그러나, 본 개시는 보이드나 갭 없이 트렌치를 충전시키므로, 층(310 내지 312, 380, 410, 및 510) 내에 갇힌 슬러리 잔여물이 없을 것이다. 결과적으로, 층(310 내지 312, 380, 410, 및 510)의 제거는 완전할 수 있으며, 어떠한 오염도 남아 있지 않을 것이다.
도 13은, 본 개시의 다양한 양상에 따라서 반도체 디바이스를 제조하는 방법을 수행하기 위한 방법(900) 흐름도를 도시한다. 방법은, 제1 기판 위에 배치된 복수의 층을 관통하여 트렌치를 형성하는 단계(910)를 포함한다. 일부 실시예에서, 트렌치는 약 10:1 이상의 종횡비로 형성된다.
방법은, 제1 유전체층으로 트렌치를 적어도 부분적으로 충전시키기 위해 제1 퇴적 공정을 수행하는 단계(920)를 포함한다. 제1 유전체층은 인장 응력을 가한다. 일부 실시예에서, 제1 퇴적 공정은, 제1 유전체층으로 트렌치를 적어도 부분적으로 충전시키기 위한 스핀온 유전체 퇴적 공정을 포함한다. 스핀온 유전체 퇴적 공정 중에 제1 유전체층은 액체 상태이다. 제1 퇴적 공정 이후이지만 제2 퇴적 공정 이전인 때에 어닐링 공정이 수행될 수 있다. 어닐링 공정은, 제1 유전체층을 액체 상태로부터 고체 상태로 변화시키기 위해 제1 유전체층을 베이킹한다.
방법은, 제1 유전체층 위에 제2 유전체층을 형성하기 위해 제2 퇴적 공정을 수행하는 단계(930)를 포함한다. 일부 실시예에서, 제2 퇴적 공정은 고종횡비 퇴적 공정(HARP)을 포함한다. 일부 실시예에서, 제1 퇴적 공정은 제1 유전체층으로 트렌치를 부분적으로 충전시키고, 제2 퇴적 공정은 제2 유전체층으로 트렌치의 나머지를 완전히 충전시킨다.
방법은, 제2 유전체층 위에 제3 유전체층을 형성하기 위해 제3 퇴적 공정을 수행하는 단계(940)를 포함한다. 제3 유전체층은 제1 압축 응력을 가한다. 일부 실시예에서, 제3 퇴적 공정은, 고밀도 플라즈마(HDP) 퇴적 공정과 같은, 플라즈마 공정을 포함한다. 일부 실시예에서, 제3 퇴적 공정은, 제3 유전체층의 두께가, 제1 유전체층과 제2 유전체층의 결합된 두께의 약 20%와 약 80% 사이의 범위 내에 있도록 수행된다.
방법은, 제3 유전체층 위에 제4 유전체층을 형성하기 위해 제4 퇴적 공정을 수행하는 단계(950)를 포함한다. 제4 유전체층은 제2 압축 응력을 가한다. 일부 실시예에서, 제4 퇴적 공정은 플라즈마 강화 화학 기상 증착(PECVD) 공정을 포함한다.
일부 실시예에서, 제1 유전체층, 제2 유전체층, 및 제3 유전체층은, 각각 실리콘 산화물 물질을 포함하도록 형성되고, 제4 유전체층은 실리콘 질화물 물질을 포함하도록 형성된다.
단계(910 내지 950) 이전, 도중, 또는 이후에 추가적인 공정이 수행될 수도 있다는 것이 이해된다. 예컨대, 방법(900)은, 제1 유전체층, 제2 유전체층, 제3 유전체층, 및 제4 유전체층을 관통하여 연장되는 리세스를 형성하는 단계로서, 리세스는, 복수의 층 중 하나의 층 내에 형성된 전도성 요소를 노출시키는, 리세스를 형성하는 단계; 제2 기판과의 접합 공정을 수행하는 단계로서, 제2 기판은, 전도성 요소 내에 삽입되고 전도성 요소와 접합되는 돌출 컴포넌트를 포함하는, 접합 공정을 수행하는 단계; 및 제1 유전체층, 제2 유전체층, 제3 유전체층, 및 제4 유전체층을 제거하기 위해 하나 이상의 에칭 공정을 수행하는 단계를 더 포함할 수 있다. 간략화를 위해, 본 명세서에서 다른 공정들은 상세히 논의되지 않는다.
요컨대, 본 개시는, 그 내부에 보이드 또는 갭이 발생되도록 하지 않으면서 고종횡비 트렌치 내에 물질을 형성하기 위해 (스핀온 유전체 퇴적 공정 및 HARP 공정과 같이) 우수한 갭 충전 성능을 갖는 하나 이상의 공정을 구현한다. 본 개시는, 웨이퍼가 겪게 되는 인장 응력을 상쇄하기 위해 압축 응력을 가하는 층도 형성한다.
전술한 바에 기초하여, 본 개시는 종래의 이미지 센서 디바이스에 비해 장점을 제공한다는 것을 알 수 있다. 그러나, 다른 실시예가 추가적인 장점을 제공할 수 있고, 모든 장점이 필연적으로 본 명세서에 개시되어 있지는 않다는 것과, 모든 실시예에는 어떠한 특정한 장점도 요구되지 않는다는 것이 이해된다. 한 장점은 갭 충전 성능의 개선에 관한 것이다. 본 명세서에서 반도체 디바이스는 고종횡비(예컨대, 약 10:1 이상의 종횡비) 트렌치를 포함하므로, 종래의 반도체 제조 공정은, 그 내부에 갭 또는 보이드가 발생되도록 하지 않으면서 이러한 트렌치를 충전시키기 매우 어려울 것이다. 종래의 반도체 제조 공정에 따르면 고종횡비 트렌치를 충전시키는 물질 내에 "라인(line)" 보이드가 꽤 자주 발생될 수 있다. 그러한 보이드 또는 갭은 이후에 제조 중에 문제를 초래할 수 있다. 예컨대, 이후의 제조 단계에서 CMP와 같은 연마 공정이 수행될 수 있다. 연마 공정은 화학적 슬러리를 사용할 수 있으며, 화학적 슬러리는 보이드 또는 갭 내에 들어갈 수 있다. 슬러리 잔여물은 이후의 공정에 의해 제거하기 어려울 수 있으며, 이는 반도체 디바이스에 대한 오염을 남길 수 있다.
본 개시는, 고종횡비 트렌치 내에 액체 상태의 유전체 물질을 형성하기 위한 스핀온 퇴적 공정을 이용함으로써 이러한 문제를 미연에 방지한다. 그러한 공정은 우수한 갭 충전 성능을 갖는다. 유전체 물질이 트렌치를 완전히 충전시키지 않는 실시예에서, 트렌치의 깊이는, 그럼에도 불구하고, 감소되며, 이는 종횡비가 감소된다는 것을 의미한다. (유전체 물질에 의해 이미 부분적으로 충전된) 트렌치의 감소된 종횡비는, 후속적인 HARP 공정을 사용하여 충전시키는 것을 훨씬 더 쉽게 한다. 따라서, 스핀온 퇴적 공정 하나만을 통해, 또는 스핀온 퇴적 공정과 HARP 공정의 조합을 통해, 그 내부에 발생되는 보이드 또는 갭 없이 본 개시의 고종횡비 트렌치가 완전히 충전될 수 있다. 이는, 보이드 또는 갭 내에 갇혀 있는 CMP 슬러리 잔여물과 같은 오염 물질의 가능성을 없애며, 결과적으로 디바이스 성능이 개선될 것이다.
본 개시의 또 다른 장점은 웨이퍼 워피지를 줄이는 것에 의한 접합 균열의 제거에 관한 것이다. 더 상세하게는, (고종횡비 트렌치를 충전시키는 층과 같이) 반도체 디바이스 내에 형성되는 층들 중 일부는 인장 응력을 가할 수 있다. 인장 응력은 웨이퍼가 휘거나 워프(warp)되게 할 수 있다. (종래의 제조에서의 경우와 같이) 정정되지 않은 상태로 남는다면, 웨이퍼의 워피지는 반도체 디바이스와 캐리어 기판 사이의 경계면에 또는 그 근처에 접합 균열을 초래할 수 있다. 접합 균열은 디바이스 성능을 저하시키거나 디바이스 고장까지도 초래할 수 있다. 이러한 문제를 극복하기 위해, 본 개시는, 압축 응력을 가하는 하나 이상의 층을 형성하며, 압축 응력은, 층이 제거된 후에도 (응력 기억 기법으로 인해) 남을 수 있다. 압축 응력은 인장 응력을 보상하며, 결과적으로 웨이퍼 워피지 또는 휨이 상당히 감소하거나 완전히 없어진다. 그 결과, 접합 균열 또한 실질적으로 없어지고, 디바이스 성능이 개선된다.
다른 장점은, 기존 제조 공정 흐름을 사용한 계산가능성, 및 구현의 용이성 및 저비용을 포함한다.
본 개시의 한 양상은 반도체 디바이스를 제조하는 방법에 관한 것이다. 본 방법은, 제1 기판 위에 배치된 복수의 층을 관통하여 트렌치를 형성하는 단계; 제1 유전체층으로 트렌치를 적어도 부분적으로 충전시키기 위해 제1 퇴적 공정을 수행하는 단계로서, 제1 유전체층은 인장 응력을 가하는, 제1 퇴적 공정을 수행하는 단계; 제1 유전체층 위에 제2 유전체층을 형성하기 위해 제2 퇴적 공정을 수행하는 단계; 및 제2 유전체층 위에 제3 유전체층을 형성하기 위해 제3 퇴적 공정을 수행하는 단계로서, 제3 유전체층은 제1 압축 응력을 가하는, 제3 퇴적 공정을 수행하는 단계를 포함한다.
본 개시의 또 다른 양상은, 반도체 디바이스를 제조하는 방법에 관한 것이다. 본 방법은, 디바이스 기판 위에 배치된 스택 층들을 관통하여 트렌치를 형성하는 단계로서, 트렌치는 약 10:1 이상의 종횡비를 가지며, 스택 층들 중 한 층은 접합 패드를 포함하는, 트렌치를 형성하는 단계; 스핀온 유전체 퇴적 공정을 사용해 액체 상태의 제1 유전체 물질로 트렌치를 부분적으로 충전시키는 단계; 제1 유전체 물질을 액체 상태로부터 고체 상태로 변화시키기 위해 제1 유전체 물질을 베이킹하는 단계; 베이킹하는 단계 후에, 제2 유전체 물질로 트렌치의 나머지를 충전시키는 단계; 플라즈마 퇴적 공정을 사용해 제2 유전체 물질 위에 제3 유전체 물질을 형성하는 단계로서, 제3 유전체 물질은, 제1 유전체 물질과 제2 유전체 물질의 총 두께의 약 20%와 약 80% 이내의 두께를 갖도록 형성되는, 제3 유전체 물질을 형성하는 단계; 화학 기상 증착 공정을 사용해 제3 유전체 물질 위에 제4 유전체 물질을 형성하는 단계; 제4 유전체 물질, 제3 유전체 물질, 제2 유전체 물질, 및 제1 유전체 물질을 관통하여 개구를 에칭하는 단계로서, 개구는 접합 패드의 적어도 일부를 노출시키는, 개구를 에칭하는 단계; 및 디바이스 기판에 캐리어 기판을 커플링하는 단계를 포함하며, 커플링하는 단계는, 개구를 통해 캐리어 기판의 돌출 컴포넌트를 삽입하고 돌출 컴포넌트를 접합 패드에 접합시키는 단계를 포함한다.
본 개시의 또 다른 양상은 반도체 디바이스에 관한 것이다. 본 반도체 디바이스는, 서로의 위에 수직으로 스태킹된 복수의 층; 복수의 층을 관통하여 수직으로 연장되는 트렌치로서, 제1 인장 응력을 가하는 제1 유전체층에 의해 적어도 부분적으로 충전되는 트렌치; 제1 유전체층 위에 배치되는 제2 유전체층으로서, 제2 유전체층은 제2 인장 응력을 가하거나 제1 압축 응력을 가하는, 제2 유전체층; 및 제2 유전체층 위에 배치되는 제3 유전체층으로서, 제3 유전체층은 제2 압축 응력을 가하는, 제3 유전체층을 포함한다.
앞에서는, 당업자가 그 이후의 상세한 설명을 더 잘 이해할 수 있도록 여러 실시예의 특징을 약술해 왔다. 당업자는, 동일한 목적을 수행하기 위해 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 및/또는 본 명세서에 소개된 실시예들의 동일한 이점을 달성하기 위한 기초로서 본 개시를 수월하게 사용할 수 있다는 것을 이해할 것이다. 또한, 당업자는 그러한 등가 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과, 본 개시의 사상 및 범위로부터 벗어나지 않으면서 본 개시의 다양한 변경, 대체 및 수정을 할 수 있다는 것을 인지할 것이다. 예컨대, 비트 라인 전도체(bit line conductor)와 워드 라인 전도체(word line conductor)에 대해 상이한 두께를 구현함으로써, 전도체에 대해 상이한 저항을 달성할 수 있다. 그러나, 금속 전도체의 저항을 변화시키기 위한 다른 기법 또한 이용될 수 있다.
<부기>
1. 방법에 있어서,
제1 기판 위에 배치된 복수의 층을 관통하여 트렌치를 형성하는 단계;
제1 유전체층으로 상기 트렌치를 적어도 부분적으로 충전시키기 위해 제1 퇴적 공정을 수행하는 단계로서, 상기 제1 유전체층은 인장 응력을 가하는, 상기 제1 퇴적 공정을 수행하는 단계;
상기 제1 유전체층 위에 제2 유전체층을 형성하기 위해 제2 퇴적 공정을 수행하는 단계; 및
상기 제2 유전체층 위에 제3 유전체층을 형성하기 위해 제3 퇴적 공정을 수행하는 단계로서, 상기 제3 유전체층은 제1 압축 응력을 가하는, 상기 제3 퇴적 공정을 수행하는 단계
를 포함하는, 방법.
2. 제1항에 있어서, 상기 트렌치를 형성하는 단계는, 약 10:1 이상의 종횡비로 상기 트렌치를 형성하는 단계를 포함하는, 방법.
3. 제1항에 있어서,
상기 제1 퇴적 공정은, 상기 제1 유전체층으로 상기 트렌치를 적어도 부분적으로 충전시키기 위한 스핀온 유전체 퇴적 공정(spin on dielectric deposition process)을 포함하고;
상기 스핀온 유전체 퇴적 공정 중에 상기 제1 유전체층은 액체 상태인, 방법.
4. 제3항에 있어서, 상기 제1 퇴적 공정 이후이지만 상기 제2 퇴적 공정 이전인 때에 어닐링 공정을 수행하는 단계로서, 상기 어닐링 공정은, 상기 제1 유전체층을 상기 액체 상태로부터 고체 상태로 변화시키기 위해 상기 제1 유전체층을 베이킹(baking)하는, 상기 어닐링 공정을 수행하는 단계를 더 포함하는, 방법.
5. 제1항에 있어서,
상기 제1 퇴적 공정은 상기 제1 유전체층으로 상기 트렌치를 부분적으로 충전시키고;
상기 제2 퇴적 공정은 상기 제2 유전체층으로 상기 트렌치의 나머지를 완전히 충전시키는, 방법.
6. 제1항에 있어서, 상기 제3 퇴적 공정은 플라즈마 공정을 포함하는, 방법.
7. 제1항에 있어서, 상기 제3 퇴적 공정은, 상기 제3 유전체층의 두께가, 상기 제1 유전체층과 상기 제2 유전체층의 결합된 두께의 약 20%와 약 80% 사이의 범위 내에 있도록 수행되는, 방법.
8. 제1항에 있어서, 상기 제3 유전체층 위에 제4 유전체층을 형성하기 위해 제4 퇴적 공정을 수행하는 단계로서, 상기 제4 유전체층은 제2 압축 응력을 가하는, 상기 제4 퇴적 공정을 수행하는 단계를 더 포함하는, 방법.
9. 제8항에 있어서, 상기 제4 퇴적 공정은 플라즈마 강화 화학 기상 증착(PECVD, plasma enhanced chemical vapor deposition) 공정을 포함하는, 방법.
10. 제8항에 있어서,
상기 제1 유전체층, 상기 제2 유전체층, 및 상기 제3 유전체층은, 각각 실리콘 산화물 물질을 포함하도록 형성되고;
상기 제4 유전체층은, 실리콘 질화물 물질을 포함하도록 형성되는, 방법.
11. 제8항에 있어서,
상기 제1 유전체층, 상기 제2 유전체층, 상기 제3 유전체층, 및 상기 제4 유전체층을 관통하여 연장되는 리세스를 형성하는 단계로서, 상기 리세스는, 상기 복수의 층 중 하나의 층 내에 형성된 전도성 요소를 노출시키는, 상기 리세스를 형성하는 단계;
제2 기판과의 접합 공정을 수행하는 단계로서, 상기 제2 기판은, 상기 리세스에 삽입되고 상기 전도성 요소와 접합되는 돌출 컴포넌트를 포함하는, 상기 접합 공정을 수행하는 단계; 및
상기 제1 유전체층, 상기 제2 유전체층, 상기 제3 유전체층, 및 상기 제4 유전체층을 제거하기 위해 하나 이상의 에칭 공정을 수행하는 단계를 더 포함하는, 방법.
12. 방법에 있어서,
디바이스 기판 위에 배치된 스택 층들을 관통하여 트렌치를 형성하는 단계로서, 상기 트렌치는 약 10:1 이상의 종횡비를 가지며, 상기 스택 층들 중 한 층은 접합 패드를 포함하는, 상기 트렌치를 형성하는 단계;
스핀온 유전체 퇴적 공정을 사용해 액체 상태의 제1 유전체 물질로 상기 트렌치를 부분적으로 충전시키는 단계;
상기 제1 유전체 물질을 액체 상태로부터 고체 상태로 변화시키기 위해 상기 제1 유전체 물질을 베이킹하는 단계;
상기 베이킹하는 단계 후에, 제2 유전체 물질로 상기 트렌치의 나머지를 충전시키는 단계;
플라즈마 퇴적 공정을 사용해 상기 제2 유전체 물질 위에 제3 유전체 물질을 형성하는 단계로서, 상기 제3 유전체 물질은, 상기 제1 유전체 물질과 상기 제2 유전체 물질의 총 두께의 약 20%와 약 80% 이내의 두께를 갖도록 형성되는, 상기 제3 유전체 물질을 형성하는 단계;
화학 기상 증착 공정을 사용해 상기 제3 유전체 물질 위에 제4 유전체 물질을 형성하는 단계;
상기 제4 유전체 물질, 상기 제3 유전체 물질, 상기 제2 유전체 물질, 및 상기 제1 유전체 물질을 관통하여 개구를 에칭하는 단계로서, 상기 개구는 상기 접합 패드의 적어도 일부를 노출시키는, 상기 개구를 에칭하는 단계; 및
상기 디바이스 기판에 캐리어 기판을 커플링하는 단계를 포함하며, 상기 커플링하는 단계는, 상기 개구를 통해 상기 캐리어 기판의 돌출 컴포넌트를 삽입하고 상기 돌출 컴포넌트를 상기 접합 패드에 접합시키는 단계를 포함하는, 방법.
13. 제12항에 있어서,
상기 제4 유전체 물질이 형성되기 전에, 상기 제3 유전체 물질의 표면을 평탄화하기 위해 화학적 기계적 연마(CMP, chemical mechanical polishing) 공정을 수행하는 단계로서, 상기 제4 유전체 물질은 상기 제3 유전체 물질의 평탄화된 표면 위에 형성되는, 상기 화학적 기계적 연마 공정을 수행하는 단계; 및
상기 커플링하는 단계 후에, 하나 이상의 에칭 공정을 사용해 상기 제1 유전체 물질, 상기 제2 유전체 물질, 상기 제3 유전체 물질, 및 상기 제4 유전체 물질을 제거하는 단계를 더 포함하는, 방법.
14. 제12항에 있어서,
상기 제1 유전체 물질은 제1 인장 응력을 가하고;
상기 제2 유전체 물질은, 상기 제1 인장 응력보다 작은 제2 인장 응력을 가하거나 제1 압축 응력을 가하고;
상기 제3 유전체 물질은 제2 압축 응력을 가하고;
상기 제4 유전체 물질은 제3 압축 응력을 가하는, 방법.
15. 반도체 디바이스에 있어서,
서로의 위에 수직으로 스태킹된 복수의 층;
상기 복수의 층을 관통하여 수직으로 연장되는 트렌치로서, 상기 트렌치는, 제1 인장 응력을 가하는 제1 유전체층에 의해 적어도 부분적으로 충전되는, 상기 트렌치;
상기 제1 유전체층 위에 배치되는 제2 유전체층으로서, 상기 제2 유전체층은 제2 인장 응력을 가하거나 제1 압축 응력을 가하는, 상기 제2 유전체층; 및
상기 제2 유전체층 위에 배치되는 제3 유전체층으로서, 상기 제3 유전체층은 제2 압축 응력을 가하는, 상기 제3 유전체층
을 포함하는, 반도체 디바이스.
16. 제15항에 있어서, 상기 제3 유전체층 위에 배치되는 제4 유전체층으로서, 상기 제4 유전체층은 제3 압축 응력을 가하는, 상기 제4 유전체층을 더 포함하는, 반도체 디바이스.
17. 제16항에 있어서,
상기 제4 유전체층은 SixNy를 포함하고, y는 약 1.2x와 약 1.5x 사이의 범위 내에 있으며;
상기 제4 유전체층은, 약 1.7과 약 2.2 사이의 범위 내의 굴절률을 갖는, 반도체 디바이스.
18. 제15항에 있어서,
상기 트렌치는 약 10:1 이상의 종횡비를 가지며;
상기 제1 유전체층에 의해 상기 트렌치의 제1 부분이 충전되고;
상기 제2 유전체층에 의해 상기 트렌치의 제2 부분이 충전되는, 반도체 디바이스.
19. 제15항에 있어서,
상기 제1 유전체층, 상기 제2 유전체층, 또는 상기 제3 유전체층은, SixOy를 포함하는 물질 조성을 가지며, y는 약 1.8x와 약 2.2x 사이의 범위 내에 있고;
상기 제1 유전체층, 상기 제2 유전체층, 또는 상기 제3 유전체층은, 약 1.4와 약 1.7 사이의 범위 내의 굴절률을 갖는, 반도체 디바이스.
20. 제15항에 있어서,
제1 기판;
상기 제1 기판 위에 배치되는 에피층(epi-layer)으로서, 상기 복수의 층은 상기 에피층 위에 배치되고, 상기 트렌치는 적어도 부분적으로 상기 에피층의 내부까지 연장되는, 상기 에피층;
상기 복수의 층 중 하나의 층 내에 배치되는 전도성 요소; 및
상기 전도성 요소에 접합되는 제2 기판을 더 포함하는, 반도체 디바이스.

Claims (10)

  1. 방법에 있어서,
    제1 기판 위에 배치된 복수의 층을 관통하여 트렌치를 형성하는 단계로서, 상기 트렌치는 10:1 이상의 종횡비를 가지는, 상기 트렌치를 형성하는 단계;
    제1 유전체층으로 상기 트렌치를 적어도 부분적으로 충전시키기 위해 제1 퇴적 공정을 수행하는 단계로서, 상기 제1 유전체층은 인장 응력을 가하고, 상기 제1 퇴적 공정은 상기 제1 유전체층으로 상기 트렌치를 적어도 부분적으로 충전시키는 스핀온 유전체 퇴적 공정(spin on dielectric deposition process)을 포함하고, 상기 제1 유전체층은 상기 스핀온 유전체 퇴적 공정 동안 액체 상태인, 상기 제1 퇴적 공정을 수행하는 단계;
    상기 제1 유전체층 위에 제2 유전체층을 형성하기 위해 제2 퇴적 공정을 수행하는 단계; 및
    상기 제2 유전체층 위에 제3 유전체층을 형성하기 위해 제3 퇴적 공정을 수행하는 단계로서, 상기 제3 유전체층은 제1 압축 응력을 가하는, 상기 제3 퇴적 공정을 수행하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 제3 유전체층 위에 제4 유전체층을 형성하기 위해 제4 퇴적 공정을 수행하는 단계로서, 상기 제4 유전체층은 제2 압축 응력을 가하는, 상기 제4 퇴적 공정을 수행하는 단계를 더 포함하는, 방법.
  3. 방법에 있어서,
    디바이스 기판 위에 배치된 스택 층들을 관통하여 트렌치를 형성하는 단계로서, 상기 트렌치는 10:1 이상의 종횡비를 가지며, 상기 스택 층들 중 한 층은 접합 패드를 포함하는, 상기 트렌치를 형성하는 단계;
    스핀온 유전체 퇴적 공정을 사용해 액체 상태의 제1 유전체 물질로 상기 트렌치를 부분적으로 충전시키는 단계;
    상기 제1 유전체 물질을 액체 상태로부터 고체 상태로 변화시키기 위해 상기 제1 유전체 물질을 베이킹(baking)하는 단계;
    상기 베이킹하는 단계 후에, 제2 유전체 물질로 상기 트렌치의 나머지를 충전시키는 단계;
    플라즈마 퇴적 공정을 사용해 상기 제2 유전체 물질 위에 제3 유전체 물질을 형성하는 단계로서, 상기 제3 유전체 물질은, 상기 제1 유전체 물질과 상기 제2 유전체 물질의 총 두께의 20%와 80% 이내의 두께를 갖도록 형성되는, 상기 제3 유전체 물질을 형성하는 단계;
    화학 기상 증착 공정을 사용해 상기 제3 유전체 물질 위에 제4 유전체 물질을 형성하는 단계;
    상기 제4 유전체 물질, 상기 제3 유전체 물질, 상기 제2 유전체 물질, 및 상기 제1 유전체 물질을 관통하여 개구를 에칭하는 단계로서, 상기 개구는 상기 접합 패드의 적어도 일부를 노출시키는, 상기 개구를 에칭하는 단계; 및
    상기 디바이스 기판에 캐리어 기판을 커플링하는 단계를 포함하며, 상기 커플링하는 단계는, 상기 개구를 통해 상기 캐리어 기판의 돌출 컴포넌트를 삽입하고 상기 돌출 컴포넌트를 상기 접합 패드에 접합시키는 단계를 포함하는, 방법.
  4. 제3항에 있어서,
    상기 제1 유전체 물질은 제1 인장 응력을 가하고;
    상기 제2 유전체 물질은, 상기 제1 인장 응력보다 작은 제2 인장 응력을 가하거나 제1 압축 응력을 가하고;
    상기 제3 유전체 물질은 제2 압축 응력을 가하고;
    상기 제4 유전체 물질은 제3 압축 응력을 가하는, 방법.
  5. 반도체 디바이스에 있어서,
    제1 기판;
    상기 제1 기판 위에 배치된 서로의 위에 수직으로 스태킹된 복수의 층;
    상기 복수의 층을 관통하여 수직으로 연장되는 트렌치로서, 상기 트렌치는, 제1 인장 응력을 가하는 제1 유전체층에 의해 적어도 부분적으로 충전되는, 상기 트렌치;
    상기 제1 유전체층 위에 배치되는 제2 유전체층으로서, 상기 제2 유전체층은 제2 인장 응력을 가하거나 제1 압축 응력을 가하는, 상기 제2 유전체층;
    상기 제2 유전체층 위에 배치되는 제3 유전체층으로서, 상기 제3 유전체층은 제2 압축 응력을 가하는, 상기 제3 유전체층;
    상기 복수의 층 중 하나의 층 내에 배치되는 전도성 요소; 및
    상기 전도성 요소에 접합되는 제2 기판
    을 포함하고,
    상기 복수의 층의 적어도 일부, 상기 제1 유전체층, 상기 제2 유전체층 및 상기 제3 유전체층을 관통하여 수직으로 연장하도록 리세스가 형성되고,
    상기 제2 기판은, 상기 제2 기판으로부터 돌출되고 상기 리세스를 통해 연장하는 부분을 통해 상기 전도성 요소에 접합되는, 반도체 디바이스.
  6. 제5항에 있어서, 상기 제3 유전체층 위에 배치되는 제4 유전체층으로서, 상기 제4 유전체층은 제3 압축 응력을 가하는, 상기 제4 유전체층을 더 포함하는, 반도체 디바이스.
  7. 제6항에 있어서,
    상기 제4 유전체층은 SixNy를 포함하고, y는 1.2x와 1.5x 사이의 범위 내에 있으며;
    상기 제4 유전체층은, 1.7과 2.2 사이의 범위 내의 굴절률을 갖는, 반도체 디바이스.
  8. 제5항에 있어서,
    상기 트렌치는 10:1 이상의 종횡비를 가지며;
    상기 제1 유전체층에 의해 상기 트렌치의 제1 부분이 충전되고;
    상기 제2 유전체층에 의해 상기 트렌치의 제2 부분이 충전되는, 반도체 디바이스.
  9. 제5항에 있어서,
    상기 제1 유전체층, 상기 제2 유전체층, 또는 상기 제3 유전체층은, SixOy를 포함하는 물질 조성을 가지며, y는 1.8x와 2.2x 사이의 범위 내에 있고;
    상기 제1 유전체층, 상기 제2 유전체층, 또는 상기 제3 유전체층은, 1.4와 1.7 사이의 범위 내의 굴절률을 갖는, 반도체 디바이스.
  10. 제5항에 있어서,
    상기 제1 기판 위에 배치되는 에피층(epi-layer)으로서, 상기 복수의 층은 상기 에피층 위에 배치되고, 상기 트렌치는 적어도 부분적으로 상기 에피층의 내부까지 연장되는, 상기 에피층을 더 포함하는, 반도체 디바이스.
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