CN101615499A - 电子组件及其制造方法 - Google Patents

Abstract

提供一种不易产生露出不良的误判定的电子组件及其制造方法。多层的磁性体层(16、17)被层叠起来而构成叠层体(12)；多个线圈电极(18)与磁性体层(16)一起层叠起来构成线圈L；在叠层体(12)的z轴方向上，从位于两端的面起至少5μm的范围内由空隙率为3.0％以上35.0％以下的多孔状的绝缘层(17)构成。

Description

电子组件及其制造方法

技术领域

本发明涉及电子组件及其制造方法，特别是涉及把线圈内装在叠层体内的电子组件及其制造方法。

背景技术

作为现有的电子组件，例如专利文献1中记载的叠层电感器已经公知。在该叠层电感器中，多层绝缘层与多个线圈形成用导电图形相互交替层叠起来；把多个线圈形成用导电图形相互连接构成一个线圈；设置于层叠方向的最上侧和最下侧的线圈形成用导电图形被引出在由绝缘层构成的叠层体的侧面上，并且连接在该叠层体的侧面上的外部电极上。

在像以上那样构成的叠层电感器中，完成后要进行外观选别。更详细地说，用CCD等摄像元件拍摄叠层电感器的上表面，然后分析所得到的图像，由此来判定叠层电感器有无发生外观不良。作为叠层电感器的外观不良，例如有层叠方向的最上侧的线圈形成用导电图形在压接工序或烧结工序中突破层叠方向的最上层的绝缘层而露出到外部的不良现象(下称“露出不良”)。

但是，像如下所说明的那样，在前述的叠层电感器中，在外观选别时有可能产生露出不良的误判定。更详细地说，在线圈形成用导电图形的叠层数增加时，数目很多的线圈形成用导电图形在叠层方向上重叠。因此，形成有线圈形成用导电图形的区域的叠层方向的厚度与未形成有线圈形成用导电图形的区域的叠层方向的厚度会产生大小差异。这样，在叠层电感器的上表面，沿线圈形成用导电图形的形状就会出现大的凹凸。

这里，叠层电感器的上表面是具有光滑亮泽的面。所以，一旦产生了这样的凹凸，在由摄像元件得到的图像中，突出的部分就会变得明亮，而其周围变暗。结果，外观选别时，即便未发生露出不良，也有可能误判定为在变得明亮的部分中露出了线圈形成用电极图形。

【专利文献1】特开昭55-91103号公报

发明内容

因此，本发明的目的在于提供一种不易产生露出不良的误判定的电子组件及其制造方法。

涉及本发明的一个实施方式的电子组件具备把多片绝缘层层叠起来而成的叠层体和与所述绝缘层一起层叠起来构成线圈的多个内部电极；其特征在于：在所述叠层体层叠方向上，从位于两端的面到至少5μm的范围内由空隙率为3.0％以上35.0％以下的多孔状的所述绝缘层构成。

按照本发明，由于从位于两端的面到至少5μm的范围内由空隙率为3.0％以上35.0％以下的多孔状的所述绝缘层构成，所以能够抑制露出不良的误判定。

附图说明

图1(a)是涉及一个实施方式的电子组件的外观立体图。

图1(b)是涉及一个实施方式的电子组件的A-A断面结构图。

图2是图1所示的电子组件的叠层体的分解立体图。

【符号的说明】

L         线圈

10        电子组件

12        叠层体

14a、14b  外部电极

16a～16h、17a、17b 磁性体层

18a～18g  线圈电极

具体实施方式

以下说明本发明的一个实施方式的电子组件及其制造方法。

(电子组件的构成)

图1(a)是电子组件10的外观立体图；图1(b)是电子组件10的A-A断面结构图。图2是电子组件10的叠层体12的分解立体图。以下，把电子组件10的层叠方向定义为z轴方向；把沿电子组件10的长边的方向定义为x轴方向；把沿电子组件10的短边的方向定义为y轴方向。在图1(b)中，用虚线表示各层的边界线，但是，实际上，也有不存在可辨认的边界线的情况。

如图1(a)所示，电子组件10具备有在内部包含线圈L的长方体状的叠层体12和位于叠层体12的x轴方向的两端的侧面上形成的两个外部电极14a、14b。

像以下说明的那样，多个线圈电极和多片磁性体层层叠起来构成叠层体12。如图1(b)和图2所示，由强磁性的铁氧体(例如，Ni-Zn-Cu铁氧体或Ni-Zn铁氧体等)制的多片绝缘层(磁性体层16a～16h、17a、17b)和线圈电极18a～18g层叠起来构成叠层体12。以下，在指单个的磁性体层16a～16h、17a、17b和线圈电极18a～18g的情况下，在参照符号的后面加注字母，而在统称它们的情况下，省略参照符号后面的字母。

磁性体层16是具有长方体形状的层，是烧结后的空隙率为0％以上0.5％以下的相对较为致密的非多孔状的层。所谓空隙率被定义为孔洞面积率；先把按由铁氧体构成的叠层体12的宽度方向和厚度方向规定的断面研磨成镜面，再用扫描显微镜(SEM)观察聚束离子束加工(FIB加工)好的面，测定烧结后的铁氧体中的孔洞面积率，这就是所谓孔洞面积率。磁性体层16的空隙率的最佳值是0％。如图1(b)和图2所示，按磁性体层16a～16h的顺序从上到下将其层叠起来。

如图2所示，在磁性体层16b～16g上分别形成有沿z轴方向贯通磁性体层16b～16g的通路孔导体b1～b6。

另外，如图1(b)和图2所示，在磁性体层16b～16h的主面上分别形成有构成线圈L的线圈电极18a～18g。各线圈电极18a～18g由Ag制的导电材料构成，呈“コ”字形。即，线圈电极18a～18g具有3/4圈的长度；形成在叠层方向的最下侧和最上侧的线圈电极18a和18g分别连接在外部电极14a、14b上。线圈电极18a～18g也可以由以Pd、Au、Pt等为主要成分的贵金属或它们的合金等导电材料来形成。线圈电极18a～18g不限于3/4圈。

把如上构成的磁性体层16a～16h按这样的顺序从层叠方向的上侧开始层叠起来，就这样用通路孔导体b1～b6将线圈电极18a～18g在相互邻接的线圈电极之间连接起来，从而构成线圈L。

如图1(b)所示，磁性体层17是在z轴方向具有5μm以上的厚度D1、D2的长方体形状的层。另外，磁性体层17具有比磁性体层16高的空隙率，具体地说，磁性体层17是烧结后的空隙率为3％以上35.0％以下的相对较为稀疏的多孔状的层。如图1(b)和图2所示，把磁性体层17a层叠在z轴方向的最上侧；而把磁性体层17b层叠在z轴方向的最下侧。

按照以上构成的电子组件10，能够像如下说明的那样抑制露出不良的误判定。更详细地说，在已经发生了露出不良的情况下，线圈电极18突破磁性体层17而露出到外部。这种情况下，由于线圈电极18具有比磁性体层17更强的光泽，所以，在由摄像元件得到的图像中，线圈电极18露出的部分就比其他部分亮。因此，通过判定该图像中是否发生有大的对比度来进行露出不良的判定。

但是，在现有的电子组件(例如，专利文献1中记载的叠层电感器)中，在多个线圈电极沿层叠方向重叠的情况下，在电子组件的上面，沿线圈电极的形状会出现大的凹凸。结果，在由摄像元件得到的图像中，突出的部分变得明亮，而其周围会变暗。结果，在外观选别时，即便未发生露出不良，也有可能误判定为在变得明亮的部分上露出了线圈电极。

另一方面，在本实施方式的电子组件10中，被配置在z轴方向的最上侧和z轴方向的最下侧的磁性体层17具有比磁性体层16高的空隙率。所以，磁性体层16比磁性体层17更难反射光。因此，即使增加线圈电极18的叠层数而在叠层体12的上面和下面出现了大的凹凸，在电子组件10中未产生露出不良的情况下，在由摄像元件得到的图像中，能够把突出来的部分与其周围之间的对比度抑制得很小。结果，在外观选别时，能抑制即便未发生露出不良也误判定为在变得明亮的部分上露出了线圈电极18的情况。

另外，在电子组件10上发生有露出不良的情况下，具有光泽的线圈电极18从相对较难反射光的磁性体层17露出来。因此，与现有的电子组件那样线圈电极从相对较容易反射光的磁性体层露出来的情况相比，在电子组件10中，在露出线圈电极18的部分与其以外的部分之间产生更大的对比度。结果，与现有的电子组件相比，在电子组件10中，在外观选别时，就能够更高精度地判定露出不良。

外部电极14a、14b被形成得接触到多孔状的磁性体层17。因此，外部电极14a、14b的一部分就进入到磁性体层17具有的微孔中，即，在外部电极14a、14b与磁性体层17之间，发生了锚定效果。另一方面，在现有的电子组件中，外部电极接触的磁性体层不是多孔状，所以未发生前述的锚定效果。因此，与现有的电子组件相比，在电子组件10中，外部电极14a、14b就更加牢固地固定在叠层体12上。

如上说明的那样，与现有的电子组件相比，在电子组件10中，能够以短时间进行叠层体12的磨边的滚磨加工。更详细地说，把多孔状的磁性体层17用于z轴方向的最上侧的层和z轴方向的最下侧的层。所以，多孔状的磁性体层17形成叠层体12的z轴方向的上面和z轴方向的下面的棱线。多孔状的磁性体层17比非多孔状的磁性体层容易切削，所以电子组件10与现有的电子组件相比，能够以短时间进行滚磨加工。

(第一制造方法)

以下参照图1和图2说明所述电子组件10的第一制造方法。

首先，按如下方法制作应成为磁性体层16的陶瓷基片。把按三氧化二铁(Fe₂O₃)45摩尔％、氧化锌(ZnO)5摩尔％、氧化镍(NiO)40摩尔％和氧化铜(CuO)10摩尔％的配比称量的各种材料作为原材料投入到球磨机中，进行湿式调和。把所得到的混合物干燥后进行粉碎，在800℃的温度下把所得到的粉末焙烧1小时；在球磨机中将所得到的焙烧粉末进行湿式粉碎后，干燥后再分散粉碎，由此得到粒径0.5μm的铁氧体陶瓷粉末。

对该铁氧体陶瓷粉末加入粘合剂(醋酸乙烯树脂、水溶性丙烯等)和可塑剂、湿润材料、分散剂，用球磨机进行混合；此后，通过减压进行脱泡。用刮浆法使所得到的陶瓷浆液形成片状，并使其干燥，来制作应成为磁性体层16的陶瓷基片。

另一方面，制作应成为磁性体层17的陶瓷基片时，对前述铁氧体陶瓷粉末加入粘合剂(醋酸乙烯树脂、水溶性丙烯等)和可塑剂、湿润材料、分散剂和树脂珠，用球磨机进行混合；此后，通过减压进行脱泡。用刮浆法使所得到的陶瓷浆液形成厚度5μm以上的片状，并使其干燥，来制作应成为磁性体层17的陶瓷基片。

然后，在各个应成为磁性体层16b～16g的陶瓷基片上形成通路孔导体b1～b6。具体地说，将激光束照射在应成为磁性体层16b～16g的陶瓷基片上，形成通路孔。接下来，用印刷涂覆等方法对该通路孔填充Ag、Pd、Cu、Au或它们的合金等导电膏。

然后，用网印法或光刻法等方法把以Ag、Pd、Cu、Au或它们的合金等为主要成分的导电膏涂覆在应成为磁性体层16b～16h的陶瓷基片上，由此形成线圈电极18a～18g。也可以在同一道工序中进行线圈电极18a～18g的形成和对通路孔填充导电膏。

接下来，层叠各陶瓷基片。具体地说，配置应成为磁性体层17的陶瓷基片。然后，在应成为磁性体层17b的陶瓷基片上配置应成为磁性体层16h的陶瓷基片并进行临时压接；此后，同样对于应成为磁性体层16g、16f、16e、16d、16c、16b、16a、17a的陶瓷基片，也按该顺序进行层叠和临时压接。从而将磁性体层16、17和线圈电极18层叠起来，得到主叠层体。再用静水压水压机等对主叠层体实施正式压接。

然后，用闸刀式剪切机把主叠层体切割成0.6mm×0.3mm×0.3mm的叠层体12，从而得到未烧结的叠层体12；对叠层体12进行脱粘合剂处理和进行烧结。脱粘合剂处理例如是按低氧气氛中500℃温度下2小时的条件进行。烧结例如是按890℃温度下2.5小时的条件进行。在烧结时，把含在应成为磁性体层17的陶瓷基片内的树脂珠烧掉。结果，磁性体层17就成为z轴方向的厚度为5μm以上且烧结后的空隙率为3.0％以上35.0％以下的多孔状的层。

用以上的工序得到烧结好的叠层体12。对叠层体12实施滚磨加工，进行磨边。此后，例如用浸渍方法等方法在叠层体12的表面上涂覆以银为主要成分的电极膏，并进行烧结，由此来形成应成为外部电极14a、14b的银电极。银电极在120℃温度下干燥10分钟，再在800℃温度下进行60分钟的烧结。

最后，在银电极的表面上镀Ni/镀Sn，由此形成外部电极14a、14b。经以上的工序后，就做成了图1所示的电子组件10。

(第二制造方法)

然后，说明电子组件10的第二制造方法。第一制造方法与第二制造方法的不同之处仅仅是应成为磁性体层17的陶瓷基片的制作工序。更具体地说，在第二制造方法中，使用粒径比应成为磁性体层16的陶瓷基片更粗的铁氧体陶瓷粉末来制作应成为磁性体层17的陶瓷基片。以下进行详细说明。

首先，把按三氧化二铁(Fe₂O₃)45摩尔％、氧化锌(ZnO)5摩尔％、氧化镍(NiO)40摩尔％和氧化铜(CuO)10摩尔％的配比称量的各种材料作为原材料投入到球磨机中，进行湿式调和。把所得到的混合物干燥后进行粉碎，在800℃的温度下把所得到的粉末焙烧1小时；在球磨机中将所得到的焙烧粉末进行湿式粉碎后，干燥后再分散粉碎，由此得到粒径大于0.5μm的铁氧体陶瓷粉末。

对该铁氧体陶瓷粉末加入粘合剂(醋酸乙烯树脂、水溶性丙烯等)和可塑剂、湿润材料、分散剂，用球磨机进行混合；此后，通过减压进行脱泡。用刮浆法使所得到的陶瓷浆液形成片状，并使其干燥，来制作应成为磁性体层17的陶瓷基片。

如上所述，用于第二制造方法制作的应成为磁性体层17的陶瓷基片的铁氧体粉末的粒径大于应成为磁性体层16的陶瓷基片的铁氧体粉末的粒径(0.5μm)。所以，与磁性体层16的陶瓷相比，磁性体层17的陶瓷烧结松散，烧结密度低。因此，烧成之后，磁性体层17比磁性体层16具有更大的空隙率。

(实施例和实验)

以下，说明前述电子组件10的第一实施例至第四实施例以及用第一实施例至第四实施例进行的实验。

第一实施例的电子组件10按照第二制造方法进行制作。具体地说，将芯片尺寸做成0.6mm×0.3mm×0.3mm；把圈数做成19.5圈；把磁性体层17a、17b的烧成后的厚度做成5μm；把应成为磁性体层16的陶瓷基片的铁氧体粉末的粒径做成0.5μm；把应成为磁性体层17的陶瓷基片的铁氧体粉末的粒径做成1.4μm。按以上的条件得到的第一实施例的电子组件10的磁性体层17具有3.0％的空隙率；磁性体层16具有0.1％的空隙率。

第二实施例的电子组件10按照第一制造方法进行制作。具体地说，将芯片尺寸做成0.6mm×0.3mm×0.3mm；把圈数做成19.5圈；把磁性体层17a、17b的烧成后的厚度做成5μm。在应成为磁性体层17的陶瓷基片的制作中，将铁氧体粉末与树脂珠按8∶2的比例混合。按以上的条件得到的第二实施例的电子组件10的磁性体层17具有15.0％的空隙率；磁性体层16具有0.1％的空隙率。

第三实施例的电子组件10按照第二制造方法进行制作。具体地说，将芯片尺寸做成0.6mm×0.3mm×0.3mm；把圈数做成19.5圈；把磁性体层17a、17b的烧成后的厚度做成5μm；把应成为磁性体层16的陶瓷基片的铁氧体粉末的粒径做成0.5μm；把应成为磁性体层17的陶瓷基片的铁氧体粉末的粒径做成2.2μm。按以上的条件得到的第三实施例的电子组件10的磁性体层17具有25.0％的空隙率；磁性体层16具有0.1％的空隙率。

第四实施例的电子组件10按照第一制造方法进行制作。具体地说，将芯片尺寸做成0.6mm×0.3mm×0.3mm；把圈数做成19.5圈；把磁性体层17a、17b的烧成后的厚度做成5μm。在应成为磁性体层17的陶瓷基片的制作中，将铁氧体粉末与树脂珠按6∶4的比例混合。按以上的条件得到的第四实施例的电子组件10的磁性体层17具有35.0％的空隙率；磁性体层16具有0.1％的空隙率。

然后，为了更加明确电子组件10达到的效果，进行了如下所示的实验。更详细地说，第一实施例至第四实施例的电子组件10各制作100000个；制作用磁性体层16置换了第一实施例至第四实施例的电子组件10的磁性体层17的电子组件，作为比较例的电子组件。更详细地说，制作了100000个芯片尺寸为0.6mm×0.3mm×0.3mm、圈数为19.5圈而全部层都由磁性体层16构成的电子组件。对第一实施例至第四实施例的电子组件10和比较例的电子组件进行了露出不良的判定，计量露出不良率；测定了这些电子组件的外部电极与叠层体的粘合力；还在滚磨加工中计量了为使叠层体的棱角具有规定的曲率而必要的时间。如下所示的表1示出了实验结果。

【表1】

	第一实施例	第二实施例	第三实施例	第四实施例	比较例
						空隙率	0.1％/3.0％	0.1％/15.0％	0.1％/25.0％	0.1％/35.0％	0.1％
露出不良率	1800/100000(1.80％)	1000/100000(1.00％)	500/100000(0.500％)	65/100000(0.065％)	2750/100000(2.75％)
						外部电极粘合力	3.55N	3.72N	3.77N	3.8N	3.4N
滚磨加工时间	45分钟	43分钟	41分钟	40分钟	50分钟

从表1所示的实验结果可知，因为把磁性体层17的空隙率做成3.0％以上35.0％以下，所以，与比较例的电子组件相比，第一实施例至第四实施例的电子组件10的露出不良率低。如下说明的那样，这就意味着与比较例的电子组件相比，第一实施例至第四实施例的电子组件10提高了外观选别的判定精度。更详细地说，在比较例的电子组件中，尽管未发生露出不良而判定为露出不良的电子组件中，也包含有因误判定而被判定为露出不良的电子组件。而第一实施例至第四实施例的电子组件10中，降低了露出不良率。这意味着在电子组件10的露出不良的判断中，能够把原来被误判定为露出不良的电子组件正确地判定为不是露出不良。

按照表1所示的实验结果可知，与比较例的电子组件相比，在第一实施例至第四实施例的电子组件10中，提高了外部电极的粘合力。同样，按照表1所示的实验结果可知，与比较例的电子组件相比，在第一实施例至第四实施例的电子组件10中，也缩短了滚磨加工所必要的时间。

(其他实施方式)

在电子组件10中，磁性体层17a、17b的厚度为5μm，但是磁性体层17a、17b的厚度并不限于此。只要是磁性体层17a、17b的厚度为至少5μm以上就可以。

在叠层体12的z轴方向的两端每端层叠一片磁性体层17，但是也可以在叠层体12的z轴方向的两端层叠多片磁性体层17。即，在电子组件10中，在叠层体12上，只要从位于z轴方向的两端的面到至少5μm的范围内由空隙率为3.0％以上35.0％以下的磁性体层17构成，磁性体层17的片数是多少片都可以。

即便在叠层体12的z轴方向的两端层叠多片磁性体层17的情况下，最好在层叠有磁性体层17的区域内不设置线圈电极18。由于磁性体层17的多孔状，所以与磁性体层16相比，具有更低的导磁率。所以如果在层叠有磁性体层17的区域内设置线圈电极18就会使线圈L的电感降低。

电子组件10用薄片层叠法来制作，但是该电子组件10的制造方法并不限定于此。例如，也可以采用转印法或印刷法制作电子组件10。

Claims (5)

1.一种电子组件，具备把多片绝缘层层叠起来而成的叠层体和与所述绝缘层一起层叠起来构成线圈的多个内部电极；其特征在于：在所述叠层体的层叠方向上，从位于两端的面到至少5μm的范围内由空隙率为3.0％以上35.0％以下的多孔状的所述绝缘层构成。

2.根据权利要求1所述的电子组件，其特征在于构成所述叠层体的所述绝缘层内，未成为多孔状的所述绝缘层具有0％以上0.5％以下的空隙率。

3.根据权利要求1或2所述的电子组件，其特征在于层叠着多孔状的所述绝缘层的区域内未设置所述内部电极。

4.一种电子组件的制造方法，包含如下工序：

制作第一绝缘层；

制作由粒径比所述第一绝缘层更粗的原料构成的第二绝缘层，以便构成烧结后的空隙率为3.0％以上35.0％以下的多孔状的层；

把所述第一绝缘层与构成线圈的内部电极层叠起来；

在所述第一绝缘层层叠方向的上侧和下侧再层叠所述第二绝缘层，并使烧结后所述第二绝缘层的层叠方向的厚度为5μm以上；以及

烧结由所述第一绝缘层、所述第二绝缘层和所述内部电极构成的叠层体。

5.一种电子组件的制造方法，包含如下工序：

制作第一绝缘层；

制作由混合了树脂珠的原料构成的第二绝缘层，以便构成烧结后的空隙率为3.0％以上35.0％以下的多孔状的层；

把多片所述第一绝缘层与构成线圈的内部电极层叠起来；

在所述第一绝缘层的层叠方向的上侧和下侧再层叠所述第二绝缘层，并使烧结后所述第二绝缘层的层叠方向的厚度为5μm以上；以及

烧结由所述第一绝缘层、所述第二绝缘层和所述内部电极构成的叠层体。

Images