CN101594142A

CN101594142A - 具有增益控制的锁相回路及其电路、及电压控制振荡器

Info

Publication number: CN101594142A
Application number: CNA2008101766667A
Authority: CN
Inventors: 蔡宗宪; 洪宗扬; 陈建宏; 苑敏学
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2008-05-27
Filing date: 2008-11-14
Publication date: 2009-12-02
Anticipated expiration: 2028-11-14
Also published as: US7786771B2; US20090295439A1; CN101594142B

Abstract

一种具有增益控制的锁相回路(PLL)及其电路、及电压控制振荡器(VCO)，该PLL具有双通道组态，其中，对应PLL输入信号及输出信号之间的相位或频率差。PLL包括动态电压增益控制(DVGC)单位以及电压至电流(V2I)单位，其中对应第一VCO控制电压DVGC建立底线参考电流以及对应第二VCO控制电压V2I提供实质上地线性电流。组合来自DVGC以及V2I的电流，并且传送到产生PLL输出频率信号的电流控制振荡器。VCO的频率增益实质上降低，因此提供具改良的调节准度的PLL。通过本发明的PLL可大量降低VCO的频率增益。

Description

具有增益控制的锁相回路及其电路、及电压控制振荡器

技术领域

本发明涉及锁相回路(PLL)中电压控制振荡器(VCO)的结构，特别是有关于具有增益控制的VCO的结构。

背景技术

锁相回路是一种锁住输出信号相位与频率对输入信号相位与频率的一种电子系统。PLL广泛地用于通信系统的应用，例如FM解调、立体音响解调、音频检测器(tone detectors)以及频率合成器。PLL也普遍用于需要高频周期信号同步化高性能数字电路之间的事件的数字应用。对于各种应用领域，PLL特别最好实施于高等超大型集成电路(VLSI)制造技术上，以及整合半导体集成电路(IC)。

图1是说明一般是非线性反馈电路的现存PLL的建筑方框的系统图形。输入信号F_in典型地是芯片外部(off chip)的参考脉冲源产生的周期脉冲信号。F_in比较本地脉冲信号F_local，F_local典型地是输出信号F_out除过(divided)的型态。相位检测器决定两信号间的相对相位差，并且输出与相位差成比例的信号。来自相位检测器的输出信号接着被输入至变换信号为模拟电压V_c的电荷泵浦。模拟电压典型地作为VCO控制信号。当输入信号F_in与本地信号F_local之间有相位差时，模拟电压值可能增加或减少以加速或减缓VCO，VCO使得本地信号F_local追赶上输入信号F_in或减少本地信号F_local的领先。当介于输入信号F_in以及本地信号F_local之间的自动追踪实现，输出信号F_out称为被锁在输入信号F_in。这种行为使PLLs在输入信号包含想要的信息而它的频率随时间变化的应用上特别有用。实际上，电荷泵浦产生的模拟电压V_c首先通过回路滤波器，典型地是低通滤波器，其中高频成份由VCO控制信号移除。然后为了降低输出信号F_out中不想要的抖动(jitter)，V_c直流成分馈送到VCO。

图1B是图1A所说明输出频率对VCO控制电压的图形。输出信号F_out的频率及VCO控制信号V_c的大小可用以下公式描述：

F_out＝K_vco·V_c (1)

其中K_vco表示线性输出频率对控制电压关系的斜率，以及是常数VCO频率增益。F_out是输出信号中对应VCO控制电压V_c的频率改变。举例来说，经由0.25微米制造工艺技术所制造的PLL中的VCO具有大约0.25兆赫/毫伏的常数频率增益，其中在VCO控制电压的一毫伏摆动转换成输出信号F_out中0.25兆赫频率位移。

在很多应用具有输出频率的微调准度的VCO是受欢迎的。具有VCO频率增益的PLL，例如上述，提供太粗糙的调节准度而未能达到这些应用的需求。因此，具有大量降低VCO频率增益的PLL才是令人满意的。

发明内容

通过提供具有增益控制的锁相回路的本发明的较佳实施例，可解决或规避这些及其他问题，并且通常实现技术优点。PLL具有双通道组态，其中，对应PLL输入信号及输出信号之间的相位或频率差。PLL包括动态电压增益控制(DVGC)单位以及电压至电流(V2I)单位，其中对应第一VCO控制电压DVGC建立底线参考电流以及对应第二VCO控制电压V2I提供实质上地线性电流。组合来自DVGC以及V2I的电流，并且传送到产生PLL输出频率信号的电流控制振荡器。VCO的频率增益实质上降低，因此提供具改良的调节准度的PLL。

根据本发明的较佳实施例，锁相回路(PLL)电路包括一相位检测器，用以产生一控制信号，控制信号表示一PLL输入信号及一输出信号之间的一频率差。锁相回路电路也包含一回路滤波器，用以对应控制信号产生第一及第二电压信号。锁相回路电路还包含一电压控制振荡器(VCO)，用以对应第一及第二电压信号变更输出信号的一频率。

根据本发明的另一较佳的具体实施例，一电压控制振荡器(VCO)包含一动态电压增益控制单位(DVGC)，用以产生一第一电流，以及一电压至电流单位，用以产生一第二电流。对应一第一电压信号第一电流微小地变动，然而对应一第二电压信号第二电流实质上地线性地变动。

根据本发明的另一较佳的实施例，锁相回路(PLL)包括一回路滤波器，用以对应一输入控制电压提供一第一及一第二电压信号，以及一电压控制振荡器(VCO)，用以对应第一电压信号以及第二电压信号产生一PLL输出频率信号。输入控制电压对应一PLL的输入频率信号以及PLL输出频率信号的一相对相位而变化。

通过本发明的PLL可大量降低VCO的频率增益。

附图说明

为了对本发明及优点有更完整了解，伴随附图参考以下说明：

图1A和图1B说明公知技术的频率增益以及方框图；

图2A和图2B说明公知技术的频率增益以及方框图；

图3是例证的实施例的PLL的方框图；

图4A和图4B说明例证的实施例的动态电压增益控制(DVGC)的电路图；

图4C和图4D说明例证的实施例的DVGC的操作特性；

图5A说明例证的实施例的电压控制振荡器(VCO)的详细电路图；

图5B说明图5A中说明的VCO的运作特性；

图6A比较公知技术PLL及例证的实施例PLL的调节准度；

图6B比较公知技术PLL及例证的实施例PLL的噪声特性；

图7说明例证实施例的PLL设定行为；

图8说明例证实施例的电压控制振荡器(VCO)的详细电路图；

图9说明例证实施例的PLL设定行为；以及

图10说明例证实施例的DVGC的详细电路图。

其中，附图标记说明如下：

10电压控制振荡器；

15电压至电流换流器；

20电流源；

25电流控制振荡器；

100PLL锁相回路；

110相位检测器；

120电荷泵浦；

130回路滤波器；

140电压控制振荡器；

145电压至电流换流器；

150动态电压增益器；

152可变电阻；

155节点；

160电流控制振荡器；

162环式振荡器；

164电平提升单位；

190反馈除法器；

253有源控制电流参考；

255电流镜；

具体实施方式

目前较佳实施例的实际操作及用途将在下文中详细描述。然而，应可认识到，本发明提供许多可在各种广泛特定背景内具体化的可实施的创新概念。所讨论的特定实施例不仅是实际操作及使用本发明的特定方法的说明，并且不限于本发明的范围内。

在特定背景内有关较佳实施例的下描述本发明，即具有电压控制振荡器的锁相回路(PLLs)，电压控制振荡器具有降低的VCO频率增益，对应广大调节范围内VCO控制电压，提供VCO输出信号频率中改善的调节准度。然而，本发明实施例可能应用至使用于其他应用的VCO结构，其中VCO输出信号频率中改良调节准度是有需要的。当CMOS制造工艺技术用于制造较佳实施例内的VCOs及PLLs，其他适合的制造工艺技术例如双极和BiCMOS，可能也用于实现较佳实施例中的PLLs。

图2A显示现有技术PLL的方框图，其中VCO 10用以提供一降低的VCO增益(例如K_vco)，因此致能改善的输出信号F_out频率调节准度。VCO 10包括电压至电流变流器15。电压至电流变流器15用以产生对应VCO控制信号V_c的直流电流I_c，V_c典型地产生自回路滤波器。VCO 10也包括电流控制振荡器(CCO)25，CCO用以产生对应输入直流控制电流的输出信号F_out。当尝试降低VCO 10的频率增益时，独立电流源如所示的已知的常数G_m电流源20，用以提供常数直流电流I_ref至VCO 10。I_c及I_ref在VCO 10内结合，并且结合的电流I_cco接着馈送到CCO 25。在现有技术VCO组态下，输出信号V_out的频率对应I_cco而变动。即使零控制信号V_cont提供给VCO 10，VCO仍然输出偏移频率信号，偏移频率信号是反应出产生自电流源20的常数直流电流I_ref。

图2B显示图2A所说明的VCO 10的线性频率增益。输出频率信号F_out以及VCO控制信号V_c之间的线性关系可用以下公式表示：

F_out＝K_vco·V_c (2)

其中当没有VCO控制信号提供给VCO 10时，F_o是VCO输出信号频率。K_vco表示线性输出频率F_out对VCO控制电压V_c的斜率。在目前公知技术VCO组态下，K_vco是常数VCO频率增益，可能远小于没有输出信号频率偏移F_o的对应的VCO的常数VCO频率增益。

虽然公知技术VCO 10提供降低的VCO频率增益，但是有至少以下层面的缺点。首先，实施常数Gm电流源20需要增加PLL裸片(die)面积，在高阶技术中是典型地不想要的。第二，PLL是本质上对噪声及界面敏感的模拟电路。实施常数Gm电流源20可能导入噪声至VCO，可能造成结果输出频率信号抖动(jitter)。此外，很难补救导入至VCO的噪声，因为电流源20是开回路系统，独立于PLL反馈回路。典型地反馈回路所提供的自动补救机制对于公知技术VCO组态是不可实行的。第三，实施常数Gm电流源20至VCO 10可能在PLL的预先微调的(pre-fine-tuned)反馈系统的运作稳定性上有负面冲击。包含电路元件新增的频率补偿典型地需要避免源自于增加常数G_m电流源20至预先设计的PLL的稳定性问题。

图3根据本发明较佳实施例说明PLL 100的方框图。PLL 100包括相位检测器110、电荷泵浦120、回路滤波器130、VCO 140以及反馈除法器190。回路滤波器130较佳的是低通滤波器，滤波器提取来自于电荷泵浦120的输入模拟电压信号V_coin的直流成分，施加输出电压V_mid到VCO 140。在一较佳实施例，低通滤波器130包含介于输入电压信号V_coin及接地的电路，并且电路包含成π组态的第一电容C1、电阻R2以及第二电容C2。R2具有大约10K阻值；C1具有大约7pf容值；C2具有大约120pf的容值，远大于C1。VCO 140包含电压至电流换流器145。电压至电流换流器(V2I)145用以对应第一VCO控制信号V_coin产生直流电流I_v2i，V_coin产生自电荷泵浦120以及经由回路滤波器130耦接至VCO 140。应注意到在通过回路滤波器130的C1后，V_coin实质上无交流成分。VCO 140也包含动态电压增益控制(DVGC)单位150，用以对应第二VCO控制信号V_mid提供直流电流I_offset，V_mid是来自回路滤波器130的输出电压。同样地，因为低通滤波器130，所以V_mid实质上无交流成分。直流电流I_v2i以及I_offset在VCO 140中的节点155结合，并且结合的电流I_total传输到变换电流成输出频率信号F_out的CCO 160。简言之，在较佳实施例中，VCO 140用以响应来自两信号路径(图3中编号为路径1和路径2)的控制信号，其中路径1用以取出VCO控制信号V_coin，以及路径2用以取出回路滤波器输出信号V_min。CCO 160用以接受来自V2I 145及DVGC150的结合的控制电流I_total。因此PLL 100用以对应控制信号V_coin及V_mid产生频率信号F_out。PLL 100因此具有双通道组态，对比图1A公知技术带有单通道组态PLL。也对比图2A所示的公知技术PLL，其中虽然额外电流路径I_ref送到VCO，此电流路径是在PLL反馈回路的外面。

图4A说明PLL 100的DVGC 150的示范的电路附图。DVGC 150对应控制信号V_mid，是提供可变直流电流I_offset的可调电流源。较佳地，DVGC 150呈现至少以下特性：输出电流I_offset实质上与供应电压无关，输出电流I_offset实质上与制造工艺及操作温度的变动无关，DVGC 150中晶体管的跨导G_m实质上与供应电压、工艺及操作温度无关。在目前的实施例，经由互补式金属氧化物半导体(CMOS)制造工艺技术实施DVGC 150，以及包含一对NMOSFETs M1及M2，一对NMOSFETs M3及M4，可变电阻R_cv 152，以及额外PMOSFET M5。M1及M2的源极连接接地GND。M1的栅极与漏极分别连接到M3及M4的漏极。M1的栅极与漏极，以及M2的栅极接在一起。可变电阻R_cv的一端接到供应电压V_DD，并且R_cv另一端153连到M3的源极。M4与M5的源极连接到电压供应V_DD。M3、M4及M5的栅极以及M4的漏极接在一起。在目前PLL 100的实施例中，V_DD等于2.5V，即使其他适合电压供应可能使用。

图4B说明可变电阻R_cv 152的另一详细电路附图。R_cv 152实施在供应电压V_DD及PMOSFET M3的源极153之间。Rcv 152包括具电阻R_main的第一分支并联具PMOSFET M6及电阻R_base的第二分支。R_main的一端点及M6的源极连接到供应电压V_DD。M6的漏极连接到R_base的一端点。R_main及R_base的其他端点连接到M3的源极153。M6的栅极耦接到低通滤波器130的输出端点，其中信号V_mid是呈现的。R_cv 152的阻值是第一分支阻值并联第二分支阻值，并且可以描述成下式：

R_cv＝R_main‖(R_base+R_mos) (3)

其中R_main及R_base阻值分别约在3KΩ及2KΩ中间。R_mos是PMOSFET M6的阻值，会随着M6的栅极对源极电压V_GS变化，此电压也称为DVGC 150控制信号V_cont。V_cont表示VDD与V_mid(例如V_cont＝V_DD-V_mid)的差。V_cont对应M6的栅极上的V_mid变化，并且V_mid对应来自电荷泵浦120的信号V_coin变化而变化。M6对应V_mid大小操作在不同操作区域。当V_cont低于M6的临界电压，M6关闭并且操作在截止区。当V_cont增加并且变得大于M6的临界电压，M6打开并且操作在饱和区域。当V_cont持续增加，M6进入三极区(线性)操作区域。当M6操作于跨越上述操作区域时，R_mos由上限(upper bound)大电阻降低至下限小电阻。因此，R_cv 152随着R_mos的变化而变化，因此，DVGC 150的PMOSFET M5上的输出直流电流I_offset随着R_cv的变化而变化。在目前DVGC组态，控制电压V_cont称为是V_mid参考至供应电压V_DD。

图4C说明在R_cv组态之下V_cont与可变电阻之间的关系。可见到R_cv实质地维持在常数，大约30.5KΩ的上限值，例如，当V_cont低于M6的临界电压0.8V时。此对应到接近V_DD的上限VCO控制信号V_mid。当V_cont大于0.8V时，R_cv线性地降低。R_cv达到大约2.25KΩ的下限值，例如当对应大约1.2V的下限控制信号V_mid的V_cont到达上限时。

图4D说明目前实施例中DVGC 150的操作特性。标绘DVGC 150的输出电流I_offset对控制信号V_cont。可见到当V_cont低于M6的临界电压0.8V时，I_offset维持在下限，例如大约40μA的底线电流I_{offset_base}。当V_cont大于0.8V时，I_offset线性地增加。I_offset到达大约170μA的上限值，例如当V_cont到达上限时。

图5A说明回路滤波器130及VCO 140结合V2I 145、DVGC 150及CCO160实施的详细电路附图。V2I 145包括转换第一VCO控制信号V_coin至直流电流I_v2i的PMOSFET M7。M7的源极连接到供应电压V_DD；M7的栅极耦接到第一VCO控制信号V_coin。在V_coin想要的操作范围下，例如介于0V及2.5V之间，M7用以产生连续以及实质地与V_coin成比例的线性电流I_v2i。同样地，DVGC 150的PMOSFET M5上产生的电流I_offset也耦接至节点155。来自V2I145的电流I_v2i及来自DVGC 150的I_offset在节点150结合以形成CCO控制电流I_total。I_total接着送到CCO 160以及转换成PLL 100的输出频率信号F_out。

在目前实施例中，CCO 160利用CMOS制造工艺技术实施，并且包含CMOS环式振荡器162，以及电平提升单位164。环式振荡器162包括一连串的五个CMOS反向器INV1到INV5。反向器INV1到INV5的PMOSFETs的源极耦接到节点155。反向器INV1到INV5的NMOSFETs的漏极耦接到接地。INV5输出级电压送回INV1的输入级。电平提升单位164包括两串接的差动对D1及D2。来自INV3的输出信号V3以及输出信号V4分别耦接至差动对D1及D2。电平提升单位164用以在差动对D2的输出端点转换介于V3及V4的电压差为输出频率信号F_out。即使CMOS制造工艺技术用于实施上述例子中的CCO 160，须注意到，然而，其他适当的制造工艺技术，例如双极制造工艺，以及其他CCO组态可能也用于转换I_total至输出频率信号F_out。

图5B说明PLL 100所产生的CCO控制电流T_total(例如轨迹210)，以及具有单一路径组态的公知技术PLL的COO控制电流(例如轨迹200)例如图1A所示。图5B也显示的是产生自PLL 100的DVGC 150的输出电流I_offset(例如轨迹212)。经由比较，显露出PLL 100的区分特征并且可能很快地认识到如下述的优点。第一，与T_total对V_coin的大幅增加比较，来自DVGC 150的I_offset 212输出提供电流参考，电流参考因为回路滤波器130的电容，维持在想要的V_coin操作范围内几乎不变。此外，即使没有VCO控制信号V_coin存在，I_offset 212提供底线参考电流I_{offset_base}。第二，为了达到既定PLL频率增益(等效于CCO的相对应电流增益，例如轨迹200的斜率)，在没有DVGC单位下，V2I 145(例如轨迹210的斜率)的电流增益可能远小于公知技术VCO的V2I的电流增益。这可能大幅增加PLL的调节准度。

图6A比较双通道组态PLL(例如轨迹230)的调节准度(PLL输出频率改变对VCO控制电压改变，以兆赫/伏特量测)与单通道组态的公知技术PLL的调节准度(例如轨迹220)。调节准度典型地频率相依。在目前实施例中，从大约2800兆赫到大约3100兆赫的PLL运作范围中，可以达到大约12.19％的平均改善。在另一较佳实施例中，可得到PLL调节准度的50％改善。

图6B比较双通道组态PLL 100(例如轨迹250)的输出频率抖动(输出频率不确定性对CCO控制电压，以兆赫/伏特量测)与单通道组态的公知技术PLL的输出频率抖动(例如轨迹240)，例如相关图2A说明的。输出频率抖动典型地是频率相依。在目前的实施例中，从大约2800兆赫到大约3100兆赫的PLL运作范围中，可以达到大约12.19％的平均改善。在较佳实施例中，可得到PLL输出频率抖动的50％改善。

另一有利的特点，PLL 100的降低的VCO增益可能使得PLL于大量减低的裸片尺寸上执行。PLL 100操作频宽可能大约于下式：

BW &Proportional; K_{VCO} * \frac{1}{C_{2}} - - - (4)

其中BW是PLL 100的-3dB频宽；K_vco表示VCO 140的增益；C₂是C₂在低通滤波器130的容值。从上式可注意到，当K_vco如现有的实施例一样降低，BW会趋于以同样比例降低。为了维持既定PLL 100频宽，C₂需要以同样比例降低，导致降低PLL裸片尺寸。

另一有利的特点，PLL 100可能通过合并DVGC单位与预先微调单通道PLL所建构。PLL的预先微调的反馈系统的操作稳定性可能不会受影响。虽然因为增加DVGC 150至存在的PLL系统建立多余的零点与极点，然而，增加的零点与极点可能互相抵消，导致实际上不变的PLL转移函数。因此，典型地用于频率补偿的额外电路元件可避免。

图7说明PLL 100设定行为(例如轨迹270)的附图，其中示出DVGC 150控制信号V_mid对追踪及锁住时间(tracking and lock-in time)。当一相位步骤呈现在相位检测器110时，V_mid被初始化在大约2.5V的上限。PLL输出频率信号F_out花费大约6μs(微秒)追踪时间以输入信号锁住，同时V_mid安定在大约1.2V的下限。

图8说明实施于目前发明的另一较佳实施例的VCO 140的详细电路图。VCO 140的组态相似于有关图5A所说明的VCO 140，但是有以下不同。目前实施例的DVGC 150包含用在NMOSFET M2与接地之间的各种R_cv。DVGC 150控制信号V_cont是低通滤波器130输出信号V_mid与接地(例如V_cont＝V_mid)之间的差。I_offset由DVGC 150产生，对应M6的栅极上呈现的V_mid变化，也就是说，对应来自电荷泵浦120的VCO控制信号V_coin变化。在目前DVGC组态中，控制电压V_cont也称为参考接地的V_mid。并且，V2I 145用于变换第一VCO控制信号V_coin至直流电流I_v2i，以及包含NMOSFET M7以及PMOSFETs M8及M9。M7的源极连接到地；M7的栅极耦接到第一VCO控制信号V_coin。M8及M9的源极连接到供应电压V_DD；M8的漏极连接到M7的漏极；M8的栅极与漏极以及M9的栅极接在一起；M9的漏极接到节点155；以及在想要的V_coin的操作范围内，V2I 145用以产生连续及实质上与V_coin成比例的线性电流I_v2i，例如，介于0V与2.5V。同样地，由DVGC 150产生的电流I_offset也耦接节点155。I_v2i以及I_offset在节点150结合以形成CCO控制电流I_total。I_total接着被馈送到CCO 110以及转换成PLL输出频率F_out。

图9是说明包含图8DVGC 150所说明的VCO 140的具体PLL的设定行为(例如轨迹280)的附图，示出DVGC 150控制信号V_mid对追踪及锁住时间。当相位步骤呈现在相位检测器110时，V_mid初始化在大约0V的下限。PLL输出频率信号F_out花费大约7μs(微秒)追踪时间以输入信号锁住，然后V_mid安定在大约1.5V的上限。

图10说明DVGC增强版的详细电路图，即DVGC_EN 250在本发明的新增或交替的实施例实行。DVGC_EN 250包括有源控制电流参考253以及前后串联的电流镜255，每一个搭配运算放大器260(OP AMP)实施，其他元件之间如所示。在目前DVGC_EN组态时，控制电压V_cont参考供应电压V_DD。DVGC_EN 250的组态支援MOS晶体管实质上独立于供应电压、工艺以及操作温度变化的常数-Gm特性。因此，DVGC_EN 250提供改良的功率噪声抑制能力(例如以电源噪声抑制比或PSRR所测量)以及更稳定的输出参考电流I_offset。DVGC_EN 250实施与CMOS制造工艺技术相容。

虽然本发明以及其优点已经详细描述，应该了解到各种变化、替换以及变更可以实现而不脱离本发明以及本申请权利要求保护范围的精神及范围。例如，公开在较佳实施例中包含动态电压增益控制单位及双通道组态的创新特点可能实施于其他应用而非PLL，其中降低的VCO增益以及改良的VCO调节准度是需要的。另外，本领域普通技术人员将轻易地理解到可能改变形成较佳实施例的材料、制造工艺步骤、制造工艺参数而不脱离本发明权利要求的保护范围。

此外，本应用的范围不限于说明书所描述的制造工艺、机器、制造、物质组合、装置、方法及步骤。如同本领域普通技术人员将轻易地从本发明的公开领会，根据本发明，可能利用目前存在或往后发展的实质上实施相同功能或实质上达到相同结果如同在此所描述的制造工艺、机器、制造、物质组合、装置、方法或步骤。因此，随附的本申请权利要求保护范围将包含这些制造工艺、机器、制造、物质组合、装置、方法或步骤的范围。

Claims

1.一种锁相回路电路，包括：

一相位检测器，用以产生一控制信号，该控制信号表示一锁相回路输入信号及一输出信号之间的一频率差；

一回路滤波器，用以对应该控制信号产生一第一和第二电压信号：以及

一电压控制振荡器，用以对应该第一和第二电压信号变更该输出信号的一频率。

2.如权利要求1所述的锁相回路电路，其中该电压控制振荡器具动态增益控制。

3.如权利要求1所述的锁相回路电路，其中该电压控制振荡器包括一动态电压增益控制电路，以及其中该动态电压增益控制变换该第一电压信号为提供给一参考点的一第一电流信号。

4.如权利要求3所述的锁相回路电路，其中该电压控制振荡器还包括一电压至电流电路，该电压至电流电路变换该第二电压信号为提供给该参考点的一第二电流信号。

5.如权利要求4所述的锁相回路电路，其中该电压控制振荡器还包括一电流控制振荡器，该电流控制振荡器用以对应位于该参考点的该第一及第二电流信号的一总合产生该输出信号。

6.如权利要求1所述的锁相回路电路，其中于该回路滤波器内的一电阻装置的第一及第二端点分别产生该第一及该第二电压信号。

7.如权利要求4所述的锁相回路电路，其中对应该控制信号该第一电流信号相较该第二电流信号具有较低增益。

8.如权利要求1所述的锁相回路电路，其中该回路滤波器是一低通滤波器，以及该第一电压信号取自于连接到一大电容的一端点。

9.一种电压控制振荡器，包括：

一动态电压增益控制单位，用以产生一第一电流；以及

一电压至电流单位，用以产生一第二电流；

其中对应一第一电压信号的该第一电流微小地变动，以及其中对应一第二电压信号的该第二电流实质上线性地变动。

10.如权利要求9所述的电压控制振荡器，还包括一电流控制振荡器，用以产生对应该第一及该第二电流信号所变动的一输出频率信号。

11.如权利要求9所述的电压控制振荡器，其中该动态电压增益控制单位包含对应该第一电压信号调节该第一电流的一电压控制电阻器。

12.如权利要求9所述的电压控制振荡器，其中该第一及该第二电压信号分别取自于该动态电压增益控制单位前方一电路单位内一个或更多电阻装置的第一及第二端点。

13.如权利要求12所述的电压控制振荡器，其中该电路单位是一低通滤波器。

14.一种锁相回路，包括：

一回路滤波器，用以对应一输入控制电压提供一第一及一第二电压信号；以及

一电压控制振荡器，用以对应该第一电压信号以及该第二电压信号产生一锁相回路输出频率信号；

其中该输入控制电压对应一锁相回路的输入频率信号以及该锁相回路输出频率信号的一相对相位而变化。

15.如权利要求14所述的锁相回路，其中该第一电压信号取自于耦接该输入控制电压的一节点，以及其中该第二电压信号取自于耦接至一大电容的一节点。