CN101587885B - 半导体器件、半导体器件模块及半导体器件模块制造方法 - Google Patents
半导体器件、半导体器件模块及半导体器件模块制造方法 Download PDFInfo
- Publication number
- CN101587885B CN101587885B CN200910141500.6A CN200910141500A CN101587885B CN 101587885 B CN101587885 B CN 101587885B CN 200910141500 A CN200910141500 A CN 200910141500A CN 101587885 B CN101587885 B CN 101587885B
- Authority
- CN
- China
- Prior art keywords
- semiconductor device
- semiconductor
- electric
- wiring pattern
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 326
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims abstract description 115
- 230000005611 electricity Effects 0.000 claims description 57
- 229910000679 solder Inorganic materials 0.000 claims description 51
- 239000000463 material Substances 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 8
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 238000012360 testing method Methods 0.000 description 18
- 230000004907 flux Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 238000004458 analytical method Methods 0.000 description 7
- 239000011347 resin Substances 0.000 description 7
- 229920005989 resin Polymers 0.000 description 7
- 230000003287 optical effect Effects 0.000 description 6
- 238000007789 sealing Methods 0.000 description 6
- 238000013459 approach Methods 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 3
- 239000000523 sample Substances 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 229910001316 Ag alloy Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000004568 cement Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011152 fibreglass Substances 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 230000003116 impacting effect Effects 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000012956 testing procedure Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
- H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Led Device Packages (AREA)
- Wire Bonding (AREA)
Abstract
本发明提供半导体器件、半导体器件模块及半导体器件模块制造方法。该半导体器件可包括多个半导体元件。在半导体器件的生产过程中或者在把半导体器件安装在衬底上之后出现故障时，能够容易地测试每个半导体元件的特性，从而能够很好地管理质量，并能够可靠地分析故障。当半导体器件未安装在衬底上时，半导体器件具有这样的连接结构，在该连接结构中多个半导体元件彼此电独立，使得能够通过独立地对这些半导体元件加电而容易地测试和分析其特性。在其上安装了半导体器件的半导体器件模块中，该连接结构可以包括多个半导体元件的并联电路。因此，能够通过在置于半导体器件安装衬底上的一对焊料接合电极焊盘之间施加电压来驱动全部半导体元件。
Description
技术领域
本发明涉及其上安装有多个半导体元件的半导体器件、其上安装有该半导体器件的半导体器件模块、以及制造该半导体器件模块的方法。
背景技术
包括多个半导体元件(例如半导体发光元件)且用作光源的的半导体器件(例如半导体发光器件)用于各种领域和应用，例如LCD显示装置的背光光源、车辆内部照明装置的光源、户外照明装置的光源、以及闪光灯的光源。因此，对该半导体器件要求的性能规范根据不同应用而变化。
如果要求这种发光器件具有高亮度，则可按以下方式配置半导体器件，即，增加从每个半导体发光元件发射的光的发光通量或辐射通量，或者增加构成该发光器件的半导体发光元件的数量，以增加从该发光器件发射的光的发光通量。
前一种情况可以通过增大每个半导体发光元件的大小以增大发光表面的面积(或增加半导体发光元件的通量)而实现。然而，增大半导体发光元件的大小将导致以下问题：
(1)出现诸如错位的晶体缺陷的概率较高，因而小电流区域的特性和反向特性将劣化；
(2)可从一个晶片获得的半导体发光元件的数量较少，可用元件的制造产量或数量较低，从而会使制造成本增加；以及
(3)由于层电阻在结平面中造成的电位分布，线性度会劣化。
为了解决这些问题，可以使用常规大小的多个半导体发光元件以增加发光器件的发光强度，但这样包括材料成本和组装成本在内的制造成本会增加。
在此情况下，所述多个半导体发光元件例如串联或并联电连接。当半导体发光元件串联连接时，相同的电流流过每个半导体发光元件而不论各元件的电流-电压特性的变化，从而能够抑制各元件的发光或辐射通量的变化。然而，串联连接的问题是，由于要求较高的驱动电压，所以必须使用高电压电源，而且即使有一个半导体发光元件损坏，全部元件都不发光。
当半导体发光元件并联连接时，驱动电压较低，因而可用低电压电源驱动元件。另外，即使有一个半导体发光元件损坏而不发光，其余元件仍然会发光。然而，并联连接的问题是，由于电流-电压特性的变化，流过各半导体发光元件的电流的值不同。这导致半导体发光元件的发光或辐射通量的变化以及发光或辐射通量降低比的变化。
如上所述，半导体发光元件的串联连接和并联连接均具有优点和缺点。一般来说，在很多情况下，半导体发光器件与例如晶体管和IC的其它电子部件一起使用，并由例如干电池的通用简单电源驱动。因此，通常采用并联连接，其中可以使用低电压的电源。
当并联连接半导体发光元件时，必须解决与并联连接相关联的问题。为了解决该问题，提出了以下方法。
在一种方法中，预先选择要被并联连接的半导体发光元件，使得其正向电压相互匹配(例如，参见日本特开No.2006-222412，对应于US2006/0171135A1)。以此方式，减小半导体发光元件的正向电压的变化，以使得流过各元件的正向电流一致，从而降低发光通量的变化和发光通量降低比的变化。
在另一种方法中，用具有电阻分量的晶片接合(die-bonding)剂对半导体发光元件进行晶片接合(例如，参见日本特开No.2006-339541)。晶片接合剂提供根据各半导体发光元件的正向电压的串联电阻，从而降低元件之间的电流不平衡。
在另一种方法中，用具有特定电阻的接合线对半导体发光元件进行引线接合(例如，参见日本特开No.2006-339540)。这样，减小了半导体发光元件的电压-电流特性的梯度，从而降低了元件之间的电流不平衡。
发明内容
技术问题
在生产过程中，要测试半导体发光器件的电学特性(如正向和反向电流-电压特性)以及光学特性(如发光强度和发光通量)。只有合乎规格的半导体发光器件才供应到市场上，并且在必要时，还向各个用户提供质量信息。
在测试过程中，通过经由与半导体发光元件的电极相连接并延伸到半导体发光器件外部的外部电极向半导体发光元件施加电压，在加电状态下测试特性。
然而，当多个半导体发光元件安装在半导体发光器件上，并且在器件中并联连接时，延伸到器件外部的每对外部电极连接到元件的阳极或阴极。因此，当向外部电极施加电压时，对全部半导体发光元件加电。
因而，很难测试构成半导体发光器件的各单独半导体发光元件的电学和光学特性。因此，制造商自己不能获得半导体发光器件的详细特性，更难向用户提供详细特性。
另外，当在构成半导体发光器件的一些半导体发光元件中出现故障时，很难分析有故障元件的故障并基于分析结果采取措施。
故障的示例包括：小电流区域中不发光；以及由于施加大电流时半导体发光元件的动态电阻的变化引起的过流造成的元件寿命的缩短。
问题的解决方案
鉴于这些和其它问题并结合现有技术而提出了本发明。根据本发明的一个方面，可以提供一种半导体器件，其中在生产过程中可以容易地测试构成该器件的各单独半导体元件的电学和光学特性。根据本发明的另一方面，提供了一种半导体器件模块，其中当安装在该模块上的半导体器件中出现故障时，可以容易地分析有故障的半导体元件的故障，从而可以基于分析结果而容易地采取措施。根据本发明的又一方面，提供了一种制造该半导体器件模块的方法。
为了解决上述问题，本发明的第一方面提供一种半导体器件，该半导体器件包括：衬底；安装在所述衬底上的多个半导体元件，各个所述半导体元件包括被施加第一电势的电极和被施加第二电势的电极；形成在所述衬底上的第一布线图案，该第一布线图案电连接到所述多个半导体元件的所述被施加第一电势的电极；以及形成在所述衬底上的第二布线图案，该第二布线图案电连接到所述多个半导体元件的所述被施加第二电势的电极。所述半导体器件可被配置为按所述多个半导体元件并联连接的方式安装在半导体器件安装衬底上以构成半导体器件模块，所述第一布线图案可以包括布线电迹(trace)组，所述布线电迹组包括多个电独立布线电迹，所述电独立布线电迹连接到所述多个半导体元件的所述被施加第一电势的电极，并且所述布线电迹组可以包括接合区，该接合区用作要接合到所述半导体器件安装衬底的接合部，在所述半导体器件安装在所述半导体器件安装衬底上之后，所述电独立布线电迹在所述接合区中彼此电连接。
本发明的第二方面提供一种根据第一方面的半导体器件，其中，所述半导体器件用焊料材料安装在所述半导体器件安装衬底上。
本发明的第三方面提供一种根据第二方面的半导体器件，其中，在所述接合区中，相邻的所述电独立布线电迹之间的间隔小于在接合过程中展布所述焊料材料的展布(spread)宽度。
本发明的第四方面提供一种根据第二或第三方面的半导体器件，其中，在所述接合区中，相邻的所述电独立布线电迹之间的间隔是0.1mm或更小。
本发明的第五方面提供一种根据第一到第四方面中的任一方面的半导体器件，其中，至少两个相邻的电独立布线电迹都具有突出部，所述至少两个相邻的电独立布线电迹中的每一个电独立布线电迹的突出部被形成为向所述至少两个相邻的电独立布线电迹中的另一个电独立布线电迹突出，所述突出部以交错方式布置。
本发明的第六方面提供一种半导体器件模块，该半导体器件模块包括：半导体器件安装衬底，该半导体器件安装衬底包括其上形成的电路图案；以及安装在所述半导体器件安装衬底上的半导体器件，所述半导体器件包括：衬底；安装在所述衬底上的多个半导体元件，各个所述半导体元件包括被施加第一电势的电极和被施加第二电势的电极；形成在所述衬底上的第一布线图案，该第一布线图案电连接到所述多个半导体元件的所述被施加第一电势的电极；以及形成在所述衬底上的第二布线图案，该第二布线图案电连接到所述多个半导体元件的所述被施加第二电势的电极，其中，所述第一布线图案包括布线电迹组，所述布线电迹组包括多个独立布线电迹，所述独立布线电迹连接到所述多个半导体元件的所述被施加第一电势的电极，并且，所述布线电迹组包括接合区，该接合区接合到所述半导体器件安装衬底，所述第一布线图案的独立布线电迹在所述接合区中彼此电连接，由此将所述多个半导体元件并联连接。
本发明的第七方面提供一种制造半导体器件模块的方法，该半导体器件模块包括半导体器件安装衬底和安装在该半导体器件安装衬底上的半导体器件，所述半导体器件安装衬底包括其上形成的电路图案，所述半导体器件包括衬底、多个半导体元件、第一布线图案以及第二布线图案，所述多个半导体元件安装在所述衬底上，每个所述半导体元件包括被施加第一电势的电极和被施加第二电势的电极，所述第一布线图案形成在所述衬底上且电连接到所述多个半导体元件的所述被施加第一电势的电极，所述第二布线图案形成在所述衬底上且电连接到所述多个半导体元件的所述被施加第二电势的电极，所述方法包括以下步骤：准备所述半导体器件，其中所述第一布线图案包括第一布线电迹组，所述第一布线电迹组包括多个电独立布线电迹，所述电独立布线电迹连接到所述多个半导体元件的所述被施加第一电势的电极；在所述电路图案上的预定位置处涂布焊料材料；以及在所述半导体器件安装衬底上安装所述半导体器件，使得所述多个电独立布线电迹在所述布线电迹组的一部分中通过所述焊料材料而彼此电连接。
本发明的有益效果
本发明第一方面的半导体器件可以包括第一布线图案，该第一布线图案包括多个电独立布线电迹，所述电独立布线电迹电连接到所述半导体元件的所述被施加第一电势的电极，使得能够独立地驱动所述半导体元件。
半导体器件模块可以包括如上构成且以焊料安装在所述半导体器件安装衬底上的所述半导体器件，并且所述半导体元件并联连接，使得能够同时驱动全部半导体元件。
因此，当半导体器件未安装在半导体器件安装衬底上时，能够容易地测试半导体器件的各单独半导体元件的电学和光学特性。因此，能够容易地进行生产过程中的质量管理。另外，当出现故障时，能够容易地基于故障分析采取措施。
由于在将半导体元件安装在衬底上之后能够进行测试，所以不仅能够测试半导体元件自身的故障，而且能够测试会在晶片接合或引线接合后发生变化的电学特性。因此，能够发现由于晶片接合或引线接合造成的故障，从而能够提供高质量的半导体器件和高质量的半导体器件模块。
附图说明
根据随后参照附图的描述，本发明的这些和其它特点、特征以及优点将变得清楚，其中：
图1是根据本发明提出的示范性实施方式的俯视图；
图2是本发明的示范性实施方式的仰视图；
图3是沿着图1中的A-A线截取的截面图；
图4是半导体器件的衬底的示意图；
图5是图4所示的衬底的第一表面的部分放大图；
图6是图4所示的衬底的第一表面的另一部分放大图；
图7是半导体器件模块的内部连接图；
图8是半导体器件模块的示意图；
图9是半导体器件模块的部分放大图；
图10是半导体器件模块的电路连接图；
图11示出了另一半导体器件的内部连接；
图12是另一半导体器件的衬底的一个表面的部分放大图；以及
图13是半导体器件的另一衬底的示意图。
具体实施方式
下面将参照图1到图13结合示范性实施方式描述本发明的半导体器件。相同部分用相同附图标记表示。下文描述的示范性实施方式是本发明的优选具体实施例，因此对其施加了各种技术上优选的限制。然而，本发明的范围不限于这些示范性实施方式。
图1到图4示出了根据本发明的原理而提出的半导体器件的示范性实施方式的实施例。图1是半导体器件的俯视图，图2是仰视图，图3是沿着图1中的A-A线截取的截面图，图4是示出半导体器件的衬底的布线图案的示意图。在图1和图4中，用虚线描绘了不是直接可见的部分。本示范性实施方式可主要包括：半导体元件；其上安装半导体元件的衬底；置于衬底上且包围衬底上安装的半导体元件的反射框架；以及被设置为覆盖由反射框架包围的半导体元件的密封树脂。
参照图4，首先描述衬底。衬底1可以包括用作绝缘衬底2的陶瓷衬底，在绝缘衬底2的两侧都形成有布线图案。可以使用Ag或Ag合金(例如Ag-Pt)作为布线图案的材料，并且布线图案可以通过印刷或镀敷而形成。
绝缘衬底2的半导体元件安装表面3侧的布线图案可以包括从绝缘衬底2的一对相对的边缘4a和4b分别向相对的边缘4b和4a延伸的第一布线电迹组5和第二布线图案6。
第一布线电迹组5可以包括6个相互分离的电独立布线电迹5a到5f。第二布线图案6可以包括3个布线电迹6a到6c，以及通过在边缘4b侧合并布线电迹6a到6c而形成的合并部6d。
如上所述，第一布线电迹组5置于衬底1的半导体元件安装表面3侧，并且可以包括独立布线电迹5a到5f。为了确保与接合线(下文中描述)的连接，独立布线电迹5a到5f的宽度优选地是0.2mm或更大。当测试各单独半导体元件的特性时，设置在测试设备上的半导体器件的位置可能错位。考虑到该错位，并且为了确保测试探针与布线图案之间的接触，布线电迹5a到5f中的相邻布线电迹之间的间隔优选地为0.1mm或更大。
绝缘衬底2的与半导体元件安装表面3相背对的焊料接合表面7上的布线图案可以包括第三布线电迹组8和第四布线图案9。第三布线电迹组8和第四布线图案9可以从延伸出第一布线电迹组5和第二布线图案6的一对相对的边缘4a和4b分别向相对的边缘4b和4a延伸。更具体地说，第三布线电迹组8形成在第一布线电迹组5的相对侧，而绝缘衬底2夹在它们之间；第四布线图案9形成在第二布线图案6的相对侧，而绝缘衬底2夹在它们之间。
类似于第一布线电迹组5，第三布线电迹组8可以包括6个独立布线电迹8a到8f。在位于绝缘衬底2的边缘4a侧的焊料接合区10a中，布线电迹8a到8f的宽度以及布线电迹8a到8f中的各对相邻的布线电迹之间的间隔比中央部分的宽度以及间隔要小。更具体地说，在焊料接合区10a中，电迹宽度w1优选地是0.1mm或更小，相邻的电迹之间的间隔s1优选地是0.1mm或更小。类似于第一布线电迹组5，在中央部分中，第三布线电迹组8的布线图案宽度w2优选地是0.2mm或更大，而各对相邻的布线电迹之间的间隔优选地是0.1mm或更大(参见图5)。理想的是，为了避免因半导体器件安装之前的迁移而造成的电短路，布线电迹5a到5f以及布线电迹8a到8f可以被形成为使得相邻的电迹之间的间隔为0.08mm或更大。
从绝缘衬底2的边缘4b向相对的边缘4a延伸的第四布线图案9被形成为单一的布线电迹，并且整个第四布线图案9位于焊料接合区10b中(参见图6)。
返回图4，描述布线图案的连接关系。如上所述，第三布线电迹组8的6个独立布线电迹8a到8f可以被形成为位于第一布线电迹组5的6个独立布线电迹5a到5f的相对侧，而绝缘衬底2夹在它们之间。6个独立布线电迹5a到5f可以经由通孔11电连接到6个独立布线电迹8a到8f。另外，第四布线图案9可以被形成为位于第二布线图案6的合并部6d的相对侧，而绝缘衬底2夹在它们之间。第四布线图案9可以通过通孔11电连接到合并部6d。
在第一布线电迹组5、第二布线图案6、第三布线电迹组8、以及第四布线图案9中，至少置于衬底1的焊料接合表面7侧的第三布线电迹组8和第四布线图案9具有10μm的厚度。
每个半导体元件的特性测试可以从衬底1的半导体元件安装表面3侧进行，也可以从焊料接合表面7侧进行。
在图1到图3所示的半导体器件30中，在衬底1的半导体元件安装表面3上设有通过压制陶瓷粉而形成的反射框架12。绝缘衬底2、第一布线电迹组5的布线电迹5a到5f的端部、以及第二布线图案6的布线电迹6a到6c的端部出现在反射框架12的中央部分中设置的凹部13的底面上。
6个半导体元件20到25设置在反射框架12的凹部13的底面上出现的绝缘衬底2上。每个半导体元件20到25包括置于其上部的一对电极。每对电极可以包括被施加第一电势的电极和被施加第二电势的电极。各个被施加第一电势的电极通过接合线14而连接到第一布线电迹组5的布线电迹5a到5f中的对应一个。每两个被施加第二电势的电极通过接合线14而连接到第二布线图案6的布线电迹6a到6c中的对应一个。
反射框架12的凹部13填充有透明密封树脂15以密封半导体元件20到25和接合线14。因此，保护了半导体元件20到25免受外部环境(例如，潮湿、灰尘、以及气体)影响，并且保护了接合线14免受诸如振动和冲击的机械应力的影响。当半导体元件20到25是发光元件时，密封树脂15可以形成与半导体元件20到25的发光表面的界面。因此，可以具有使得来自半导体元件20到25的光能够有效地从半导体元件20到25的发光表面发射进入密封树脂15的功能。
当半导体元件20到25是发光元件时，可以通过混合荧光材料与透明树脂来生产密封树脂15。这可以实现这样的半导体器件30，即，该半导体器件30能够发射色彩与半导体元件20到25的色彩不同的光。
图7示出了具有上述结构的半导体器件30的内部连接40。半导体元件20到25的阳极彼此连接，接着连接到公共端子41。半导体元件20到25的阴极连接到相应的独立端子42a到42f。
在图7所示的内部连接40中，半导体器件30的对应部分用其附图标记表示(对于半导体器件请参见图1和图2)。
下面描述出厂前进行的测试步骤或者出现故障时的故障分析步骤。在这些情况下，例如，使测试设备的探针43a与出现在半导体元件安装表面3上的第一布线电迹组5的布线电迹5a到5f中的一个布线电迹的接触点Pa接触。使测试设备的探针43b与出现在半导体元件安装表面3上的第二布线图案6的接触点Pb接触。以此方式，能够测量各单独半导体元件20到25的特性。具体地说，可以在将半导体元件安装在衬底上之后进行测试。因此，不仅能够测试半导体元件自身的故障，而且能够测试在晶片接合或引线接合之后容易变化的电特性。因此，能够发现由于晶片接合或引线接合而造成的故障，因而能够提供高质量的半导体器件和高质量的半导体器件模块。
下面，参照图8到图10，描述通过在半导体器件安装衬底上安装半导体器件来生产半导体器件模块的方法。图8是示出半导体器件和半导体器件安装衬底之间的位置关系的示意图；图9是示出半导体器件安装衬底和安装在其上的半导体器件的示意图；图10是半导体器件安装在半导体器件安装衬底上时的电路连接图。
如图8所示，在半导体器件安装衬底50的表面上形成焊料接合电极焊盘44a和44b。更具体地说，在与置于要安装的半导体器件30的焊料接合表面7侧的第三布线电迹组8的焊料接合区10a对应的位置处形成焊料接合电极焊盘44a。在与置于焊料接合表面7侧的第四布线图案9的焊料接合区10b对应的位置处形成焊料接合电极焊盘44b。预先向焊料接合电极焊盘44a和44b涂布了焊料材料。
使半导体器件30的焊料接合区10a和10b与半导体器件安装衬底50的焊料接合电极焊盘44a和44b对准，来将半导体器件30设置在半导体器件安装衬底50上。接着，在焊料接合区10a中，将半导体器件30的第三布线电迹组8焊接到半导体器件安装衬底50的焊料接合电极焊盘44a。在焊料接合区10b中，将半导体器件30的第四布线图案9焊接到半导体器件安装衬底50的焊料接合电极焊盘44b。以此方式，组装了在半导体器件安装衬底50上安装有半导体器件30的半导体器件模块55。
在组装过程中，半导体器件30的衬底1的第三布线电迹组8的各布线电迹8a到8f通过焊料45机械和电连接到半导体器件安装衬底50的焊料接合电极焊盘44a，如图9所示。另外，全部布线电迹8a到8f都通过焊料圆角(fillet)46而被合并，因而被电连接。
为了确保在焊料接合过程中通过焊料圆角46合并布线电迹8a到8f，可以将布线电迹8a到8f形成为，在焊料接合区10a中，宽度和间隔比其它区域的要小。以此方式，还可以减小半导体器件安装衬底50的焊料接合电极焊盘44a和44b的面积。可以将涂布焊料时使用的掩模的错位减小到可以维持焊料接合的安装强度的范围内。
图10示出了如上构成的半导体器件模块55的电路连接60。半导体元件20到25的阳极彼此连接，接着通过公共端子41而连接到半导体器件安装衬底50的焊料接合电极焊盘44b。半导体元件20到25的阴极通过焊料45在焊料接合区10a中合并，接着连接到半导体器件安装衬底50的焊料接合电极焊盘44a。
在图10所示的电路连接60中，半导体器件模块55的对应部分用其附图标记表示(对于半导体器件模块请参见图1、2和8)。
如图10中的电路连接60所示，在半导体器件模块55中，半导体器件安装衬底50的焊料接合电极焊盘44a和44b之间的电路连接形成半导体元件20到25的并联电路。因此，当在焊料接合电极焊盘44a和44b之间施加预定电压时，可以驱动全部半导体元件20到25。
在上述描述中，半导体器件包括6个半导体元件，并且所有半导体元件具有相同功能(例如，所有半导体元件都是具有发光功能的半导体发光元件)。然而，半导体器件可以包括具有不同功能的2个元件。更具体地说，例如，如图11中的内部连接70所示，半导体器件可以包括不耐受外部压力的诸如LED元件的半导体发光元件71，以及用作半导体发光元件71的保护元件的齐纳二极管72。换句话说，内部连接可被配置为，使得对具有不同功能的半导体元件(例如半导体发光元件、半导体受光元件、以及保护元件)施加相反的偏置电压。
该半导体器件可以包括布线电迹73a和73b，该布线电迹73a和73b构成置于绝缘衬底2的焊料接合表面7上的第三布线电迹组73。如图12所示，在焊料接合区74a中，将布线电迹73a和73b形成为具有相互面对的钥匙状形状。布线电迹73a和73b之间的间隔s2可以是0.08mm。通过将布线电迹73a和73b形成为使得它们在焊料接合区74a中的形状以及它们之间的间隔为如上所述，可以通过焊料接合而将半导体器件可靠地安装在半导体器件安装衬底上。
应当注意，如图13所示，半导体器件可被构成为，使得能够通过形成在绝缘衬底2的边缘4a和4b上的布线图案16a和16b，建立以绝缘衬底2夹于其间的方式而形成的第一布线电迹组5和第三布线电迹组8之间的连接以及第二布线图案6和第四布线图案9之间的连接。
为了将半导体器件安装在半导体器件安装衬底上，在半导体器件的衬底的与安装半导体器件表面相对的表面上，形成半导体器件的焊料接合区，所述焊料接合区被焊接到形成在半导体器件安装衬底上的焊料接合电极焊盘。然而，本发明不限于此，焊料接合区可以形成在安装半导体元件的表面上。在此情况下，安装半导体器件，使得半导体器件抵靠在半导体器件安装衬底的后表面上。例如，将半导体模块构成为，在半导体器件安装衬底中形成有窗孔，并且置于后表面上的半导体器件的半导体元件位于该窗孔中。
除了以上描述的陶瓷衬底之外，还可以使用玻璃钢衬底、树脂模制衬底等作为半导体器件的绝缘衬底。可以通过印刷，也可以通过金属镀敷，来形成布线图案。
工业实用性
如以上所详细描述的，在本发明的各个方面，安装之前的半导体器件的多个半导体元件的连接结构，可以不同于在通过焊料接合将半导体器件安装在半导体器件安装衬底上以形成半导体模块之后的连接结构。
更具体地说，在安装半导体器件之前，多个半导体元件相互电独立地连接。因此，为了在生产过程中测试半导体器件或者为了在出现故障时分析故障，可用通过对各单独半导体元件加电来测试或分析各单独半导体元件的电学和光学特性。
半导体模块可以具有这样的连接结构，在该连接结构中，多个半导体元件被连接以形成并联电路。因此，可以通过在半导体器件安装衬底上形成的一对焊料接合电极焊盘之间施加电压来驱动全部半导体元件。
如上所述，可以容易地测试半导体器件的各单独半导体元件的电学和光学特性。此外，如果在半导体器件的一些半导体元件中或者在半导体元件的连接状态下出现故障，可以容易地分析有故障的半导体元件的故障，因而可以基于分析结果而容易地采取措施。
本领域技术人员应当清楚，可以在不偏离本发明的精神或范围的情况下对本发明进行各种修改和变型。因此，本发明意在覆盖落入所附的权利要求及其等同物的范围内的对本发明的各种修改和变型。以上描述的相关技术通过引用整体并入于此。
Claims (8)
1.一种半导体器件，该半导体器件包括：
衬底；
安装在所述衬底上的多个半导体元件，各个所述半导体元件包括被施加第一电势的电极和被施加第二电势的电极；
形成在所述衬底上的第一布线图案，该第一布线图案电连接到所述多个半导体元件的所述被施加第一电势的电极；以及
形成在所述衬底上的第二布线图案，该第二布线图案电连接到所述多个半导体元件的所述被施加第二电势的电极，其中，所述半导体器件被配置为按所述多个半导体元件并联连接的方式安装在半导体器件安装衬底上以构成半导体器件模块，
所述第一布线图案包括布线电迹组，所述布线电迹组包括多个电独立布线电迹，所述电独立布线电迹连接到所述多个半导体元件的所述被施加第一电势的电极，并且
所述布线电迹组包括接合区，该接合区用作要接合到所述半导体器件安装衬底的接合部，在所述半导体器件安装在所述半导体器件安装衬底上之后，所述电独立布线电迹在所述接合区中彼此电连接。
2.如权利要求1所述的半导体器件，其中，所述半导体器件用焊料材料安装在所述半导体器件安装衬底上。
3.如权利要求2所述的半导体器件，其中，在所述接合区中，相邻的所述电独立布线电迹之间的间隔小于在接合过程中展布所述焊料材料的展布宽度。
4.如权利要求2或3所述的半导体器件，其中，在所述接合区中，相邻的所述电独立布线电迹之间的间隔是0.1mm或更小。
5.如权利要求1至3中的任一项所述的半导体器件，其中，至少两个相邻的电独立布线电迹都具有突出部，所述至少两个相邻的电独立布线电迹中的每一个电独立布线电迹的突出部被形成为向所述至少两个相邻的电独立布线电迹中的另一个电独立布线电迹突出，所述突出部以交错方式布置。
6.如权利要求4所述的半导体器件，其中，至少两个相邻的电独立布线电迹都具有突出部，所述至少两个相邻的电独立布线电迹中的每一个电独立布线电迹的突出部被形成为向所述至少两个相邻的电独立布线电迹中的另一个电独立布线电迹突出，所述突出部以交错方式布置。
7.一种半导体器件模块，该半导体器件模块包括：
半导体器件安装衬底，该半导体器件安装衬底包括其上形成的电路图案；以及
安装在所述半导体器件安装衬底上的半导体器件，所述半导体器件包括：衬底；安装在所述衬底上的多个半导体元件，各个所述半导体元件包括被施加第一电势的电极和被施加第二电势的电极；形成在所述衬底上的第一布线图案，该第一布线图案电连接到所述多个半导体元件的所述被施加第一电势的电极；以及形成在所述衬底上的第二布线图案，该第二布线图案电连接到所述多个半导体元件的所述被施加第二电势的电极，其中，所述第一布线图案包括布线电迹组，所述布线电迹组包括多个独立布线电迹，所述独立布线电迹连接到所述多个半导体元件的所述被施加第一电势的电极，并且其中，所述布线电迹组包括接合区，该接合区接合到所述半导体器件安装衬底，所述第一布线图案的独立布线电迹在所述接合区中彼此电连接，由此将所述多个半导体元件并联连接。
8.一种制造半导体器件模块的方法，该半导体器件模块包括半导体器件安装衬底和安装在该半导体器件安装衬底上的半导体器件，所述半导体器件安装衬底包括其上形成的电路图案，所述半导体器件包括衬底、多个半导体元件、第一布线图案以及第二布线图案，所述多个半导体元件安装在所述衬底上，每个所述半导体元件包括被施加第一电势的电极和被施加第二电势的电极，所述第一布线图案形成在所述衬底上且电连接到所述多个半导体元件的所述被施加第一电势的电极，所述第二布线图案形成在所述衬底上且电连接到所述多个半导体元件的所述被施加第二电势的电极，
所述方法包括以下步骤：
准备所述半导体器件，其中所述第一布线图案包括第一布线电迹组，所述第一布线电迹组包括多个电独立布线电迹，所述电独立布线电迹连接到所述多个半导体元件的所述被施加第一电势的电极；
在所述电路图案上的预定位置处涂布焊料材料；以及
在所述半导体器件安装衬底上安装所述半导体器件，使得所述多个电独立布线电迹在所述布线电迹组的一部分中通过所述焊料材料而彼此电连接。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008-135786 | 2008-05-23 | ||
| JP2008135786 | 2008-05-23 | ||
| JP2008135786A JP2009283776A (ja) | 2008-05-23 | 2008-05-23 | 半導体装置、半導体装置モジュール及び半導体装置モジュールの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101587885A CN101587885A (zh) | 2009-11-25 |
| CN101587885B true CN101587885B (zh) | 2013-05-01 |
Family
ID=41341492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200910141500.6A Expired - Fee Related CN101587885B (zh) | 2008-05-23 | 2009-05-22 | 半导体器件、半导体器件模块及半导体器件模块制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7982317B2 (zh) |
| JP (1) | JP2009283776A (zh) |
| CN (1) | CN101587885B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8389868B2 (en) * | 2007-12-31 | 2013-03-05 | Texas Instruments Incorporated | Packaged integrated circuits having inductors and methods to form inductors in packaged integrated circuits |
| CN102577635B (zh) * | 2009-09-17 | 2015-03-25 | 皇家飞利浦电子股份有限公司 | 光源模块和发光设备 |
| JP5669525B2 (ja) * | 2010-11-08 | 2015-02-12 | スタンレー電気株式会社 | 半導体発光装置 |
| CN104216236B (zh) * | 2014-08-22 | 2016-08-17 | 深圳市大川光电设备有限公司 | 适合影像转移曝光机的菲林与工件密着方法 |
| US10074635B2 (en) * | 2015-07-17 | 2018-09-11 | Cree, Inc. | Solid state light emitter devices and methods |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1807969A (zh) * | 2005-01-17 | 2006-07-26 | 西铁城电子股份有限公司 | 发光设备 |
| JP2006339541A (ja) * | 2005-06-03 | 2006-12-14 | Citizen Electronics Co Ltd | チップ型ｌｅｄ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3063687B2 (ja) * | 1997-06-30 | 2000-07-12 | 日本電気株式会社 | マルチチップモジュール |
| US7009282B2 (en) * | 2003-09-26 | 2006-03-07 | Agere Systems Inc. | Packaged integrated circuit providing trace access to high-speed leads |
| JP2006222412A (ja) * | 2005-01-17 | 2006-08-24 | Citizen Electronics Co Ltd | 発光装置 |
| JP4726204B2 (ja) | 2005-06-03 | 2011-07-20 | シチズン電子株式会社 | チップ型ｌｅｄ |
-
2008
- 2008-05-23 JP JP2008135786A patent/JP2009283776A/ja active Pending
-
2009
- 2009-05-22 CN CN200910141500.6A patent/CN101587885B/zh not_active Expired - Fee Related
- 2009-05-25 US US12/471,449 patent/US7982317B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1807969A (zh) * | 2005-01-17 | 2006-07-26 | 西铁城电子股份有限公司 | 发光设备 |
| JP2006339541A (ja) * | 2005-06-03 | 2006-12-14 | Citizen Electronics Co Ltd | チップ型ｌｅｄ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009283776A (ja) | 2009-12-03 |
| US20090289374A1 (en) | 2009-11-26 |
| CN101587885A (zh) | 2009-11-25 |
| US7982317B2 (en) | 2011-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102237485B (zh) | 引线框架、芯片封装、封装模块以及照明装置 | |
| KR100793338B1 (ko) | 발광 다이오드 모듈 | |
| CN100561760C (zh) | Led光源装置 | |
| CN101488495B (zh) | 具有开关部件和驱动电子器件的半导体模块 | |
| US7683539B2 (en) | Light emitting device package and method for manufacturing the same | |
| KR101372084B1 (ko) | 항복형 기판을 갖는 전자 장치 | |
| JP5379465B2 (ja) | 発光装置 | |
| CN110164901A (zh) | 阵列基板及其制备方法、显示面板和显示装置 | |
| CN101587885B (zh) | 半导体器件、半导体器件模块及半导体器件模块制造方法 | |
| US7766499B2 (en) | Light source unit, backlight unit and liquid crystal display including the same, and method thereof | |
| CN104508811A (zh) | Led封装和制造方法 | |
| CN103403445A (zh) | 带有弹簧加载的led保持器的发光装置 | |
| JP2008135694A (ja) | Ｌｅｄモジュール | |
| CN102148224A (zh) | Led模块 | |
| JP2011146353A (ja) | 照明装置 | |
| CN101165929A (zh) | 光半导体器件及光半导体器件的制造方法 | |
| JP2002237205A (ja) | 多数の発光ダイオードを有する光源 | |
| KR20070070237A (ko) | 정합형 발광 다이오드 및 그 제조방법 | |
| JP2007110113A (ja) | Ｌｅｄパッケージ | |
| KR101448165B1 (ko) | 금속 본딩 회로 패턴을 독립적으로 구성하고，어레이가 형성되어 직병렬 연결 구조가 가능하게 한 ｃｏｂ 또는 ｃｏｍ 형태의 ｌｅｄ 모듈 | |
| CN102034915A (zh) | 半导体发光装置 | |
| CN112993140A (zh) | 发光芯片模组制作方法、发光芯片模组以及显示器件 | |
| CN217214714U (zh) | 显示模组及显示装置 | |
| CN111750339B (zh) | 电子装置及其制造方法 | |
| CN118053962B (zh) | 一种幻彩灯珠结构及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20130501 Termination date: 20160522 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |