CN101573760B - 具有处于相同分级层级的易失性及非易失性存储器装置的存储器系统及方法 - Google Patents

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Abstract

本发明揭示一种基于处理器的系统，其包含通过处理器总线耦合到核心逻辑的处理器。所述基于处理器的系统包含动态随机存取存储器(“DRAM”)存储器缓冲器控制器。所述DRAM存储器缓冲器控制器通过存储器总线耦合到处在距所述处理器相同分级层级的多个动态随机存取存储器(“DRAM”)模块及快闪存储器模块。所述DRAM模块中的每一者均包含通向所述存储器总线且通向多个动态随机存取存储器装置的存储器缓冲器。所述快闪存储器模块包含耦合到所述存储器总线且耦合到至少一个快闪存储器装置的快闪存储器缓冲器。所述快闪存储器缓冲器包含可操作以将DRAM存储器请求转换为快闪存储器请求的DRAM至快闪存储器转换器，所述快闪存储器请求接着被施加到所述快闪存储器装置。

Description

具有处于相同分级层级的易失性及非易失性存储器装置的存储器系统及方法
技术领域
本发明涉及存储器系统，且更明确地说涉及一种使用实质上与系统存储器处于相同位置的非易失性存储器的存储器系统。
背景技术
常规计算机系统(例如，个人计算机系统)通常利用具有数个层级的分级架构。通常通过处理器总线连接到处理器的最高层级是系统控制器或类似装置。所述系统控制器包含连接到系统存储器的存储器控制器，所述系统存储器通常使用动态随机存取存储器(“DRAM”)装置实施。所述系统控制器也充当通向外围总线(例如外围组件接口(“PCI”)总线)的桥接器，有时称为“北桥接器(North Bridge)”。外围组件(例如硬磁盘驱动器、以太网接口及类似组件)可连接到此外围总线。第二总线桥接器(有时称为“南桥接器(South Bridge)”)有时用于将第一外围总线连接到第二外围总线(例如LPC(低管脚数)总线)。输入/输出装置(例如键盘、鼠标、串行及并行端口)通常连接到此总线。
硬磁盘驱动器通常在计算机系统中用于存储大量数据及指令。硬磁盘驱动器具有非易失性的优点，使得当从所述系统移除电力时存储在磁盘驱动器中的数据不致丢失。然而，硬磁盘驱动器还具有某些缺点。例如，所述硬磁盘驱动器可需要相当大的电力以保持为硬磁盘驱动器提供电力，以便其可用于更快速地存取数据。同样，由于存取存储在硬磁盘驱动器中的数据通常需要读取/写入头的物理移动，因此存取数据的等待时间周期可相当长。为最小化硬磁盘驱动器的这些及其它限制，已提议在硬磁盘驱动器中并入少量固态非易失性存储器，例如快闪存储器装置。使用快闪存储器装置提供数个优点，包含较低的功率消耗、较快的存取时间及增加的可靠性。
虽然将快闪存储器装置放置在硬磁盘驱动器中的确提供数个优点，但这些优点伴随价格问题且使得其可能达到的有利效果变差。具体地说，在一般地说在计算机系统组件且明确地说在硬磁盘驱动器的销售中存在大量价格竞争。将快闪存储器装置或其它非易失性存储器装置包含在硬磁盘驱动器中可使此类硬磁盘驱动器的价格增加到不可接受的程度。此价格竞争还很可能使得硬驱上快闪存储器的量保持低，且因此提供有限益处。同样，虽然在硬磁盘驱动器中使用快闪存储器装置可显著减少存取所存储数据及指令的等待时间，但所述等待时间及数据带宽仍因需要通过一个或一个以上总线桥接器将数据及指令耦合到硬磁盘驱动器的分级层级而受到限制。
因此，需要一种计算机系统及方法：其使用非易失性存储器装置来执行通常由硬磁盘驱动器执行的功能，但以避免并入有非易失性存储器装置的常规硬磁盘驱动器的一些缺点及限制的方式这样做。
发明内容
一种基于处理器的系统包含非易失性存储器模块，所述非易失性存储器模块具有耦合到至少一个非易失性存储器装置(例如快闪存储器装置)的非易失性存储器缓冲器。所述非易失性存储器模块通过动态随机存取存储器(“DRAM”)存储器缓冲器控制器耦合到处理器，其也耦合到至少一个DRAM模块，所述至少一个DRAM模块中的每一者包含耦合到多个DRAM装置的存储器缓冲器。因此，所述非易失性存储器模块在所述基于处理器的系统中位于与所述DRAM模块相同的分级层级处。所述非易失性存储器模块可以是连接到所述DRAM存储器缓冲器控制器的一系列存储器模块中的第一者，且所述非易失性存储器模块中的缓冲器可独立地将存储在所述非易失性存储器装置中的数据传送到其它模块中的DRAM装置。所述非易失性存储器缓冲器可包含可操作以将所述DRAM存储器请求转换为非易失性存储器请求的DRAM至非易失性存储器转换器，所述非易失性存储器请求接着被施加至所述非易失性存储器装置。所述非易失性存储器缓冲器还可包含状态机，所述状态机由微控制器操作而以充足速率产生定时信号以允许所述非易失性存储器装置以其最大操作速度操作。
附图说明
图1是根据本发明的一个实例的计算机系统的框图。
图2是根据本发明的另一实例的计算机系统的框图。
图3是根据本发明的可作为图1或2的计算机系统或在某一其它基于处理器的系统中使用的一个实施例的非易失性先进存储器缓冲器的实例。
具体实施方式
图1中显示根据本发明的一个实例的计算机系统10。计算机系统10包含通过处理器总线18耦合到核心逻辑20的中央处理单元(“CPU”)14，核心逻辑20执行常规系统控制器的功能。核心逻辑20还包含存储器缓冲器控制器24，其通过存储器总线34与多个系统存储器模块30a-c介接。
头两个存储器模块30a、b的每一者包含耦合到多个动态随机存取存储器(“DRAM”)装置40的相应的先进存储器缓冲器(“AMB”)38。AMB 38是从控制器24接收高层级存储器请求、存储所述存储器请求直到其可被执行、并接着产生对应的地址、控制及写入数据信号且将所述信号施加到DRAM装置40的常规装置。如果所述存储器请求是读取请求，则AMB 38还可接收并存储从DRAM装置40读取的数据直到存储器缓冲器控制器24可接收读取数据。AMB 38接着将读取数据传输到存储器缓冲器控制器24。AMB 38还充当用于将来自存储器缓冲器控制器24的命令、地址及写入数据耦合到“下游”存储器模块30且用于将来自下游存储器模块的读取数据耦合到存储器缓冲器控制器24的路径。例如，当模块30a中的AMB 38接收到用于存储器请求的命令及地址时，AMB 38首先确定请求是否是针对模块40a中的DRAM 40中的一者。如果不是，则AMB 38将命令及地址传递到存储器模块30b中的AMB 38。
根据本发明的一个实例，第三存储器模块30c包含耦合到非易失性存储器(例如多个NAND快闪存储器装置48)的非易失性先进存储器缓冲器44。缓冲器44可类似于常规快闪存储器控制器，且其能够依据来自存储器缓冲器控制器24的高层级存储器请求产生快闪存储器控制及地址信号。然而，由缓冲器44接收到的高层级存储器请求不是通常由常规快闪存储器控制器所接收的类型。而是，非易失性先进存储器缓冲器44接收经串行化的DRAM协议信号并将所述信号转换为快闪存储器协议信号。快闪存储器装置48执行由硬磁盘驱动器中使用的常规非易失性存储器装置执行的功能中的所有功能或一些功能。然而，由于快闪存储器装置48与系统存储器DRAM装置40处于相同的分级层级处，因此避免了常规方法的性能及成本缺点。虽然图1的计算机系统10使用NAND快闪存储器装置48，但应理解，可使用其它类型的非易失性存储器装置。
进一步参照图1，核心逻辑20还执行常规系统控制器的总线桥接功能以通过第一外围总线54及处理器总线18将辅助核心逻辑50耦合到CPU 14。核心逻辑50将CPU14耦合到第二外围总线58，第二外围总线58连接到常规设计的硬磁盘驱动器60。磁盘驱动器60按常规方式操作以提供数据的非易失性存储。在使用固态非易失性存储器的常规计算机系统中，非易失性存储器与硬磁盘驱动器60设置在一起且因此在分级上显著低于快闪存储器装置48。
在图1中图解说明的计算机系统10中，快闪存储器装置48位于存储器模块30a-c链的最后存储器模块30c中。此架构提供如下优点：非易失性存储器模块30c的存在并未不利地影响对其它存储器模块30a、b中的DRAM 40进行存取的等待时间。然而，所述架构具有如下缺点：非易失性先进存储器缓冲器44不能够将命令传递到AMB 38，除非所述AMB已经修改而接收上游存储器命令及地址，即，从上游朝向控制器24传播的存储器命令。然而，修改AMB 38以接收上游存储器命令及地址将具有如下优点：允许非易失性先进存储器缓冲器44将数据块直接传送到上游模块30a、b及/或从上游模块30a、b直接传送数据块。同样，允许AMB 38b接收上游存储器命令及地址将允许非易失性先进存储器缓冲器44在控制器24正将命令及地址发送到存储器模块30a或正从存储器模块30a接收读取数据的同时将数据传送到存储器模块30b及/或从存储器模块30b传送数据。
图2中显示根据本发明的另一实例的计算机系统70。计算机系统70使用计算机系统10中使用的组件，且所述组件以实质上相同的方式操作。因此，为简明起见，将不再重复对这些组件的功能及操作的解释。计算机系统70与图1的计算机系统10的不同之处在于：第一存储器模块30a包含耦合到多个快闪存储器装置48的非易失性先进存储器缓冲器44。剩余存储器模块30b、c中的每一者均包含耦合到多个DRAM装置40的AMB 38中的一者。此架构的优点在于：非易失性先进存储器缓冲器44可向AMB 38发出以其正常方式操作的命令以将数据从快闪存储器装置48传送到DRAM40。以此方式操作可节省大量时间，因为将存储在硬磁盘驱动器60中的数据传送到DRAM 40需要CPU 14从硬磁盘驱动器60读取数据并接着在数据已通过核心逻辑20、50耦合之后将读取数据写入到DRAM 40中。此外，通过直接控制所述数据传送操作，非易失性先进存储器缓冲器44解除CPU 14的负担以执行其它功能。
图3中显示可用作计算机系统10、70中的非易失性先进存储器缓冲器44的非易失性先进存储器缓冲器100的实例。缓冲器100包含从例如核心逻辑20中的存储器缓冲器控制器24的存储器缓冲器控制器(未显示)接收存储器请求的下游链路接口102。下游链路接口102包含两个区段：从存储器缓冲器控制器接收存储器请求的输入区段104；及将所接收的存储器请求传递到下游存储器模块的输出区段106。例如，存储器模块30a(图2)中使用的缓冲器100将在其输入区段104处从存储器缓冲器控制器24接收对存储器模块30b的存储器请求并通过输出区段106将那些请求通过旁路路径108传递到存储器模块30b。
如果由下游链路接口102的输入区段104接收的存储器请求是针对快闪存储器装置48，则输入区段104将存储器请求中的命令及地址传递到DRAM至快闪协议转换器110。如果存储器请求是写入存储器请求，则将存储器请求中的写入数据存储在写入缓冲器112中。转换器110响应于根据DRAM协议的所接收信号产生根据快闪存储器协议的信号以用于存取快闪存储器装置48。例如，转换器110可执行地址变换以便将对单个行的存取转变为针对含有地址行的块的地址范围，因为对快闪存储器装置的存取通常是在逐块基础上进行的。以此方式，非易失性先进存储器缓冲器100可替代通常如图1及2中所示存取DRAM存储器装置44的AMB 38。
在DRAM至快闪协议转换器110已产生用于存取快闪存储器装置的命令及地址信号且写入缓冲器112已存储任何写入数据信号之后，将这些信号传递到快闪存储器装置接口120。快闪存储器装置接口120将分别耦合到快闪存储器装置，例如图1及2的系统10、70中使用的NAND快闪存储器装置48。接口120将因此将命令及地址信号且可能地将写入数据信号传递到快闪存储器装置。如果存储器请求是读取存储器请求，则快闪存储器装置接口120接收读取数据信号，并接着将读取数据信号传送到读取缓冲器124。读取缓冲器124随后将读取数据信号施加到上游链路接口130，且更明确地说，施加到接口130的输出区段134。输出区段134将将读取数据信号向上游耦合到存储器缓冲器控制器，例如图1及2中所示的存储器缓冲器控制器24。
上游链路接口130还包含输入区段136，所述输入区段136从下游存储器模块30接收读取数据信号并通过旁路路径138将读取数据信号传递到输出区段134以供耦合到存储器缓冲器控制器。
非易失性先进存储器缓冲器100的操作由微控制器140及存储器传送状态机144控制。微控制器140通过向状态机144施加控制信号而在适当的时间起始存储器请求到快闪存储器装置的传送。状态机接着产生实施存储器存取的多组定时信号，所述存储器存取对应于由下游链路接口104接收的存储器存取。状态机144的高操作速度允许以在快闪存储器装置的全操作速度下存取所述快闪存储器装置的速度产生这些定时信号。相反地，使用微控制器140来产生这些定时信号通常将不允许在快闪存储器装置的全操作速度下执行存储器存取。
微控制器140还可执行其它功能，包含处置错误校正错误、周期性地再试尚未成功完成的存储器操作等等。校正数据的错误校正码的实际处理由ECC电路148执行，所述ECC电路可以是常规错误校正码电路，例如里德-所罗门(Reed-Solomon)类型的ECC电路。微控制器140还可执行其它功能，例如执行“耗损均衡”功能。如此技术中所众所周知，快闪存储器装置可被擦除的次数多少受到限制。“耗损均衡”是在将擦除指向被映射到已擦除较少次数的地址的已擦除相对多次数的地址之后进行写入的过程。由微控制器140执行的耗损均衡功能可因此延长连接到缓冲器100的快闪存储器装置的有用寿命。
虽然已参照所揭示的实施例描述了本发明，但所属领域的技术人员将认识到，可在不背离本发明的精神及范围的情况下做出形式及细节改变。此类修改恰好在所属领域的技术人员的技能范围内。因此，本发明仅受上述权利要求书的限制。

Claims (40)

1.一种基于处理器的系统，其包括：
处理器，其耦合到处理器总线；
核心逻辑，其通过所述处理器总线耦合到所述处理器，所述核心逻辑包含动态随机存取存储器“DRAM”存储器缓冲器控制器；
动态随机存取存储器“DRAM”模块，其包含耦合到多个动态随机存取存储器装置的存储器缓冲器，所述存储器缓冲器通过存储器总线耦合到所述存储器缓冲器控制器；及
非易失性存储器模块，其具有耦合到所述存储器总线的非易失性存储器缓冲器及耦合到所述非易失性存储器缓冲器的至少一个非易失性存储器装置，其中所述非易失性存储器缓冲器包括：
下游链路接口，其经耦合以通过所述存储器总线的下游部分从所述DRAM存储器缓冲器控制器接收DRAM存储器请求；
上游链路接口，其经耦合以通过所述存储器总线的上游部分将读取数据传输到所述DRAM存储器缓冲器控制器；
非易失性存储器装置接口，其耦合到所述至少一个非易失性存储器装置；
DRAM至非易失性存储器转换器，其可操作以将所述DRAM存储器请求转换为非易失性存储器请求并将所述非易失性存储器请求施加到所述非易失性存储器装置接口；及
存储器传送状态机，其耦合到所述DRAM至非易失性存储器转换器及所述非易失性存储器装置接口中的至少一者，所述存储器传送状态机可操作以控制将对应于所述非易失性存储器请求的信号从所述非易失性存储器装置接口施加到所述至少一个非易失性存储器装置的时序。
2.如权利要求1所述的基于处理器的系统，其中所述至少一个非易失性存储器装置包括至少一个快闪存储器装置。
3.如权利要求1所述的基于处理器的系统，其进一步包括外围总线，且其中所述核心逻辑包括将所述处理器总线耦合到所述外围总线的总线桥接器。
4.如权利要求1所述的基于处理器的系统，其中所述DRAM模块及所述非易失性存储器模块通过所述处理器总线按顺序次序耦合到所述核心逻辑，以使得所述模块中的一者直接连接到所述核心逻辑且其它模块通过直接连接的模块连接到所述核心逻辑。
5.如权利要求4所述的基于处理器的系统，其中所述非易失性存储器模块包括连接到所述核心逻辑的一系列存储器模块中的第一者。
6.如权利要求4所述的基于处理器的系统，其中所述非易失性存储器模块包括连接到所述核心逻辑的一系列的存储器模块中的最后一者。
7.如权利要求1所述的基于处理器的系统，其中所述存储器传送状态机耦合到所述DRAM至非易失性存储器转换器且可操作以控制将对应于所述非易失性存储器请求的信号从所述DRAM至非易失性存储器转换器施加到所述非易失性存储器装置接口的时序。
8.如权利要求1所述的基于处理器的系统，其中所述非易失性存储器缓冲器进一步包括耦合到所述存储器传送状态机的微控制器，所述微控制器可操作以起始非易失性存储器请求到所述至少一个非易失性存储器装置的传送。
9.如权利要求1所述的基于处理器的系统，其中所述DRAM至非易失性存储器转换器可操作以将所述DRAM存储器请求转换为快闪存储器请求。
10.如权利要求7所述的基于处理器的系统，其中所述下游链路接口包括：
输入区段，其经耦合以通过所述存储器总线的所述下游部分的第一区段从所述DRAM存储器缓冲器控制器接收DRAM存储器请求；及
输出区段，其经耦合以通过所述存储器总线的所述下游部分的第二区段将从所述DRAM存储器缓冲器控制器接收的DRAM存储器请求传输到另一存储器模块。
11.如权利要求10所述的基于处理器的系统，其中所述输入区段耦合到所述输出区段，以使得通过所述存储器总线的所述下游部分的所述第一区段接收的来自所述DRAM存储器缓冲器控制器的DRAM存储器请求可通过所述存储器总线的所述下游部分的所述第二区段耦合到所述另一存储器模块。
12.如权利要求7所述的基于处理器的系统，其中所述上游链路接口包括：
输入区段，其经耦合以通过所述存储器总线的所述上游部分的第二区段从另一存储器模块接收读取数据；及
输出区段，其经耦合以通过所述存储器总线的所述上游部分的第一区段将读取数据传输到所述DRAM存储器缓冲器控制器。
13.如权利要求12所述的基于处理器的系统，其中所述输入区段耦合到所述输出区段，以使得通过所述存储器总线的所述上游部分的所述第二区段接收的来自所述另一存储器模块的所述读取数据可通过所述存储器总线的所述上游部分的所述第一区段传输到所述DRAM存储器缓冲器控制器。
14.如权利要求1所述的基于处理器的系统，其进一步包括耦合到所述下游链路接口及所述非易失性存储器装置接口的写入缓冲器，所述写入缓冲器可操作以存储写入存储器请求中的写入数据并将所述写入数据施加到所述非易失性存储器装置接口。
15.如权利要求1所述的基于处理器的系统，其进一步包括耦合到所述非易失性存储器装置接口及所述上游链路接口的读取缓冲器，所述读取缓冲器可操作以存储响应于读取存储器请求而从所述非易失性存储器装置接口接收的读取数据并将所述读取数据施加到所述上游链路接口。
16.如权利要求1所述的基于处理器的系统，其中所述非易失性存储器缓冲器进一步包括可操作以校正从所述至少一个非易失性存储器装置读取的数据的电路。
17.一种非易失性存储器模块，其包括：
至少一个非易失性存储器装置；及
非易失性存储器缓冲器，其耦合到所述至少一个非易失性存储器装置，所述非易失性存储器缓冲器包括：
下游链路接口，其经耦合以接收DRAM存储器请求；
上游链路接口，其经耦合以传输读取数据；
非易失性存储器装置接口，其耦合到所述至少一个非易失性存储器装置；
DRAM至非易失性存储器转换器，其可操作以将所述DRAM存储器请求转换为非易失性存储器请求并将所述非易失性存储器请求施加到所述非易失性存储器装置接口；及
存储器传送状态机，其耦合到所述DRAM至非易失性存储器转换器及所述非易失性存储器装置接口中的至少一者，所述存储器传送状态机可操作以控制将对应于所述非易失性存储器请求的信号从所述非易失性存储器装置接口施加到所述至少一个非易失性存储器装置的时序。
18.如权利要求17所述的非易失性存储器模块，其中所述存储器传送状态机耦合到所述DRAM至非易失性存储器转换器且可操作以控制将对应于所述非易失性存储器请求的信号从所述DRAM至非易失性存储器转换器施加到所述非易失性存储器装置接口的时序。
19.如权利要求17所述的非易失性存储器模块，其中所述非易失性存储器缓冲器进一步包括耦合到所述存储器传送状态机的微控制器，所述微控制器可操作以起始非易失性存储器请求到所述至少一个非易失性存储器装置的传送。
20.如权利要求17所述的非易失性存储器模块，其中所述DRAM至非易失性存储器转换器可操作以将所述DRAM存储器请求转换为快闪存储器请求。
21.如权利要求17所述的非易失性存储器模块，其中所述下游链路接口包括：
输入区段，其经耦合以接收耦合到所述非易失性存储器模块的DRAM存储器请求；及
输出区段，其经耦合以传输从DRAM存储器缓冲器控制器接收的DRAM存储器请求。
22.如权利要求17所述的非易失性存储器模块，其中所述上游链路接口包括：
输入区段，其经耦合以接收耦合到所述非易失性存储器模块的读取数据；及
输出区段，其经耦合以传输来自所述非易失性存储器模块的读取数据。
23.如权利要求17所述的非易失性存储器模块，其进一步包括耦合到所述下游链路接口及所述非易失性存储器装置接口的写入缓冲器，所述写入缓冲器可操作以存储写入存储器请求中的写入数据并将所述写入数据施加到所述非易失性存储器装置接口。
24.如权利要求17所述的非易失性存储器模块，其进一步包括耦合到所述非易失性存储器装置接口及所述上游链路接口的读取缓冲器，所述读取缓冲器可操作以存储响应于读取存储器请求而从所述非易失性存储器装置接口接收的读取数据并将所述读取数据施加到所述上游链路接口。
25.如权利要求17所述的非易失性存储器模块，其中所述至少一个非易失性存储器装置包括至少一个快闪存储器装置。
26.如权利要求17所述的非易失性存储器模块，其中所述非易失性存储器缓冲器进一步包括可操作以校正从所述至少一个非易失性存储器装置读取的数据的电路。
27.一种非易失性存储器缓冲器，其包括：
下游链路接口，其经耦合以接收DRAM存储器请求；
上游链路接口，其经耦合以传输读取数据；
非易失性存储器装置接口，其适于耦合到非易失性存储器装置；
DRAM至非易失性存储器转换器，其可操作以将所述DRAM存储器请求转换为非易失性存储器请求并将所述非易失性存储器请求施加到所述非易失性存储器装置接口；及
存储器传送状态机，其耦合到所述DRAM至非易失性存储器转换器及所述非易失性存储器装置接口中的至少一者，所述存储器传送状态机可操作以控制将对应于所述非易失性存储器请求的信号从所述非易失性存储器装置接口输出的时序。
28.如权利要求27所述的非易失性存储器缓冲器，其中所述存储器传送状态机耦合到所述DRAM至非易失性存储器转换器且可操作以控制将对应于所述非易失性存储器请求的信号从所述DRAM至非易失性存储器转换器施加到所述非易失性存储器装置接口的时序。
29.如权利要求27所述的非易失性存储器缓冲器，其中所述非易失性存储器缓冲器进一步包括耦合到所述存储器传送状态机的微控制器，所述微控制器可操作以起始非易失性存储器请求从所述非易失性存储器接口的传送。
30.如权利要求27所述的非易失性存储器缓冲器，其中所述DRAM至非易失性存储器转换器可操作以将所述DRAM存储器请求转换为快闪存储器请求。
31.如权利要求27所述的非易失性存储器缓冲器，其中所述下游链路接口包括：
输入区段，其经耦合以接收耦合到所述非易失性存储器缓冲器的DRAM存储器请求；及
输出区段，其经耦合以传输从DRAM存储器缓冲器控制器接收的DRAM存储器请求。
32.如权利要求27所述的非易失性存储器缓冲器，其中所述上游链路接口包括：
输入区段，其经耦合以接收耦合到所述非易失性存储器缓冲器的读取数据；及
输出区段，其经耦合以传输来自所述非易失性存储器缓冲器的读取数据。
33.如权利要求27所述的非易失性存储器缓冲器，其进一步包括耦合到所述下游链路接口及所述非易失性存储器装置接口的写入缓冲器，所述写入缓冲器可操作以存储写入存储器请求中的写入数据并将所述写入数据施加到所述非易失性存储器装置接口。
34.如权利要求27所述的非易失性存储器缓冲器，其进一步包括耦合到所述非易失性存储器装置接口及所述上游链路接口的读取缓冲器，所述读取缓冲器可操作以存储响应于读取存储器请求而从所述非易失性存储器装置接口接收的读取数据并将所述读取数据施加到所述上游链路接口。
35.如权利要求27所述的非易失性存储器缓冲器，其进一步包括可操作以校正向所述非易失性存储器装置接口提供的数据的电路。
36.一种在基于如权利要求1-16中任意一项所述的处理器的系统中，将数据从非易失性存储器装置传送到动态随机存取存储器“DRAM”装置的方法，其包括：
将所述非易失性存储器装置放置在距处理器与所述DRAM装置相同的分级层级处；及
将数据从所述非易失性存储器装置传送到所述DRAM装置，而不将所述传送的数据耦合到所述非易失性存储器装置及所述DRAM装置的所述分级层级外部。
37.如权利要求36所述的方法，其中所述基于处理器的系统进一步包含耦合到控制器的非易失性存储器装置缓冲器，所述DRAM装置耦合到所述控制器，且其中将数据从所述非易失性存储器装置传送到所述DRAM装置的动作包括：
使用所述非易失性存储器装置缓冲器来起始数据从所述非易失性存储器装置到所述DRAM装置的所述传送。
38.如权利要求37所述的方法，其进一步包括通过所述非易失性存储器装置缓冲器将由所述非易失性存储器装置缓冲器接收的存储器请求传送到所述DRAM装置。
39.如权利要求38所述的方法，其中所述存储器请求包括读取存储器请求，且其中所述方法进一步包括通过所述非易失性存储器装置缓冲器耦合由所述非易失性存储器装置缓冲器从所述DRAM装置接收的读取数据。
40.如权利要求36所述的方法，其中将数据从所述非易失性存储器装置传送到所述DRAM装置的所述动作包括：
从所述非易失性存储器装置读取数据；
校正从所述非易失性存储器装置读取的所述数据中的任何错误以提供经校正的数据；及
将所述经校正的数据传送到所述DRAM装置。
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