CN101572225A - 半导体装置及其制造方法 - Google Patents
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Abstract
本发明提供了一种即使在后步骤中也可利用视觉识别性高的晶片ID的半导体装置及其制造方法。本发明涉及的半导体装置的制造方法包括:在硅基板(11)上通过激光标识装置打印第一晶片ID(20)的步骤;在上述硅基板上形成第一层间绝缘膜(12)至第三层间绝缘膜(14)的步骤;在上述第一层间绝缘膜至第三层间绝缘膜上形成钝化膜(15)的步骤;以及在上述钝化膜上通过所述激光标识装置以重叠于所述第一晶片ID(20)的方式打印第二晶片ID(2)的步骤。
Description
技术领域
本发明涉及一种半导体装置及其制造方法,尤其涉及一种即使在后步骤中也可利用视觉识别性高的晶片ID的半导体装置及其制造方法。
背景技术
图3(A)、图3(B)及图4(A)、图4(B)是用于说明现有技术中的半导体装置的制造方法的截面图。图3(A)及图4(A)分别是表示硅片的产品芯片(chip)区域的一部分的截面图,图3(B)及图4(B)分别是表示位于如图4(A)所示的硅片的凹口(notch)附近的打印专用区域的一部分的截面图。
首先,如图3(B)所示,通过激光标识装置(laser marker)将晶片ID打印在位于硅片(硅基板)11的凹口附近的打印专用区域1a上。由此,可以在硅基板11上形成连续的多个凹陷部20(在图3(B)中仅示出了一个凹陷部),通过这些凹陷部20打印晶片ID。此时,如图3(A)所示的产品芯片区域还未形成有元件等。晶片ID被用于前步骤及后步骤中的步骤管理及品质管理(例如参照专利文献1)。
然后,如图4(A)及图4(B)所示,在硅基板11上通过LOCOS法形成LOCOS氧化膜3。接着,在位于该LOCOS氧化膜3的内侧的硅基板11上通过热氧化法形成栅极氧化膜4。由于必须根据晶体管的种类来改变栅极氧化膜的膜厚,所以需要在同一硅基板11上形成多种膜厚不同的栅极氧化膜。具体来讲,在硅基板11上反复进行热氧化(栅极氧化)步骤及氧化膜除去步骤。
然后,在栅极氧化膜4上形成包括多晶硅(polysilicon)膜的栅电极5,以将该栅电极5作为掩模的方式离子注入杂质,从而在硅基板11上形成LDD区域7。接着,在栅电极5的侧壁上形成侧壁(side wall)6,并以将该侧壁6及栅电极5作为掩模的方式离子注入杂质,从而在硅基板11上形成源极-漏极区域。
然后,在包括栅电极5的整个面上形成含有氧化硅膜的第一层间绝缘膜12,并在第一层间绝缘膜12上形成分别位于栅电极5及源极-漏极区域上的接触孔12a。接着,在接触孔12a内埋入第一W柱塞(plug)9,并在第一W柱塞9及第一层间绝缘膜12上形成第一Al合金配线10。
接着,在第一Al合金配线10及第一层间绝缘膜12上形成含有氧化硅膜的第二层间绝缘膜13,并在第二层间绝缘膜13上形成位于第一Al合金配线10上的第一导通孔13a。接下来,在第一导通孔13a内埋入第二W柱塞16,并在第二W柱塞16及第二层间绝缘膜13上形成第二Al合金配线17。
然后,在第二Al合金配线17及第二层间绝缘膜13上形成含有氧化硅膜的第三层间绝缘膜14,并在第三层间绝缘膜14上形成位于第二Al合金配线17上的第二导通孔14a。接下来,在第二导通孔14a内埋入第三W柱塞18,并在第三W柱塞18及第三层间绝缘膜14上形成Al衬垫(pad)19。接着,在Al衬垫19及第三层间绝缘膜14上形成含有氮化硅膜的钝化膜15,并在该钝化膜15上形成使Al衬垫19露出的衬垫开口部15a。
日本专利文献1:特开2005-166885号公报(段落0011)
但是,在前步骤开始时通过激光标识装置对晶片ID20进行打印之后,如上所述,可以在硅基板11上实施半导体制造步骤。也就是说,对打印了晶片ID20的打印专用区域1a也实施半导体制造步骤。因此,在打印之后视觉识别性良好的晶片ID20在每次制造经过步骤后,打印部的凹陷部20的平面差异减少,其结果是,晶片ID20的视觉识别性变差,在前步骤结束的阶段,存在视觉识别性变差到无法通过肉眼确认的程度的情况。
打印部的凹陷部20的平面差异减少的理由如下所述。当在同一硅基板11上形成多种膜厚不同的栅极氧化膜时,由于在硅基板11上反复进行热氧化(栅极氧化)步骤及氧化膜除去步骤,所以在打印专用区域1a上也反复进行热氧化步骤及氧化膜除去步骤,其结果是,打印部的凹陷部20的平面差异减少。
并且,在前步骤结束的阶段,由于通过第一层间绝缘膜12至第三层间绝缘膜14及钝化膜15视觉确认形成于硅基板11上的晶片ID20,所以存在视觉识别性变差到无法通过肉眼确认程度的情况。尤其在形成多层配线时的多层金属处理中,层叠多个层间绝缘膜,因此,层间绝缘膜的总层叠膜厚越厚,且层间绝缘膜的数量越多,则视觉识别性越差。
由于上述理由,在前步骤结束的阶段,存在无法通过肉眼确认程度的视觉识别性的变差的情况,其结果是,在后步骤(是在如图4所示的步骤以后的步骤,例如撞击(bump)步骤、检查步骤等),无法进行各制造装置中的晶片ID的自动确认,从而存在错误确认的情况。因此,操作员确认晶片ID的作业负荷增大。
另一方面,预想打印部的凹陷部20的平面差异减少,并且考虑了预先加深打印部的凹陷部20的深度的情况。但是,如果加深深度,则担心导致通过激光标识装置照射激光之后发生的微粒量增多。
发明内容
本发明鉴于上述问题,其目的在于提供一种即使在后步骤中也可以利用视觉识别性高的晶片ID的半导体装置及其制造方法。
为了解决上述问题,本发明涉及的半导体装置的制造方法包括:在半导体基板上通过激光标识装置打印第一晶片ID的步骤;在所述半导体基板上形成层间绝缘膜的步骤;在所述层间绝缘膜上形成钝化膜的步骤;以及在所述钝化膜上通过所述激光标识装置以重叠于所述第一晶片ID的方式打印第二晶片ID的步骤。
根据上述半导体装置的制造方法,由于在钝化膜上以重叠于第一晶片ID的方式打印第二晶片ID,所以即使在后步骤中也可以利用视觉识别性高的晶片ID。
本发明涉及的半导体装置的制造方法包括:在半导体基板上通过激光标识装置打印第一晶片ID的步骤;在所述半导体基板上形成层间绝缘膜的步骤;在所述层间绝缘膜上通过所述激光标识装置以重叠于所述第一晶片ID的方式打印第二晶片ID的步骤;以及在所述层间绝缘膜上形成钝化膜的步骤。
此外,在本发明涉及的半导体装置的制造方法中,优选将所述第二晶片ID的字符设定为与所述第一晶片ID完全相同的字符。
并且,在本发明涉及的半导体装置的制造方法中,优选在打印所述第二晶片ID的步骤中使用的激光标识装置与在打印所述第一晶片ID的步骤中使用的激光标记是同型装置。
本发明涉及的半导体装置包括:第一晶片ID,被打印在半导体基板上;层间绝缘膜,形成在所述半导体基板上;钝化膜,形成在所述层间绝缘膜上;以及第二晶片ID,在所述钝化膜上以重叠于所述第一晶片ID的方式被打印。
本发明涉及的半导体装置包括:第一晶片ID,被打印在半导体基板上;层间绝缘膜,形成在所述半导体基板上;第二晶片ID,在所述层间绝缘膜上以重叠于所述第一晶片ID的方式被打印;以及钝化膜,形成在所述层间绝缘膜上。
附图说明
图1(A)、图1(B)是用于说明基于本发明的实施方式的半导体装置的制造方法的截面图;
图2(A)是表示如图1(B)所示的打印专用区域的整体的俯视图,图2(B)是对如图2(A)所示的被打印的晶片ID进行放大后的俯视图;
图3(A)、图3(B)是用于说明对现有的半导体装置的制造方法的截面图;以及
图4(A)、图4(B)是用于说明现有的半导体装置的制造方法的截面图。
具体实施方式
以下,参照附图,对本发明的实施方式进行说明。
图1(A)、图1(B)是用于说明基于本发明的实施方式的半导体装置的制造方法的截面图,图1(A)是表示硅片的制品芯片区域的一部分的截面图,图1(B)是表示位于如图1(A)所示的硅片的凹口附近的打印专用区域的一部分的截面图。图2(A)是表示如图1(B)所示的打印专用区域的整体的俯视图,图2(B)是对如图2(A)所示的被打印后的晶片ID进行放大后的俯视图。
首先,如图1(B)及图2(A)所示,在位于硅片(硅基板)11的凹口1b附近的打印专用区域1a上通过激光标识装置来打印晶片ID。由此,可以在硅基板11上形成连续的多个凹陷部20(在图1(B)中仅示出了一个凹陷部),通过这些凹陷部20来打印晶片ID。该晶片ID被用于前步骤及后步骤中的步骤管理及品质管理。
然后,如图1(A)及图1(B)所示,在硅基板11上通过LOCOS法形成LOCOS氧化膜3。接着,在位于该LOCOS氧化膜3的内侧的硅基板11上通过热氧化法形成栅极氧化膜4。由于在硅基板11上形成多种晶体管,所以根据各个种类来改变栅极氧化膜的膜厚,从而形成膜厚不同的栅极氧化膜。具体来讲,在硅基板11上反复进行热氧化(栅极氧化)步骤及氧化膜除去步骤。由此,在打印专用区域1a上反复进行热氧化步骤及氧化膜除去步骤,其结果是打印部的凹陷部20的平面差异减少。
接着,在包括栅极氧化膜4的整个面上通过CVD法(chemicalvapor deposition:化学气相沉积法)堆积多晶硅膜,并对该多晶硅膜进行图案形成,从而在栅极氧化膜4上形成由多晶硅膜构成的栅电极5。接着,通过将该栅电极5及LOCOS氧化膜3作为掩模并离子注入杂质,从而在硅基板11上形成LDD区域7。
接着,在包括栅电极5的整个面上通过CVD法堆积氧化硅膜或氮化硅膜,并对该氧化硅膜或氮化硅膜进行回蚀(etch back),从而在栅电极5的侧壁上形成侧壁6。此时,如图1(B)所示的打印专用区域1a的硅基板11是未形成有LOCOS氧化膜、栅极氧化膜及用于侧壁形成的氧化硅膜等的状态。接着,通过将该侧壁6及栅电极5作为掩模并离子注入杂质,从而在硅基板11上形成源极-漏极区域。
然后,在包括栅电极5的整个面上通过CVD法形成由氧化硅膜构成的第一层间绝缘膜12,并在第一层间绝缘膜12上形成抗蚀图案(未图示)。接着,将该抗蚀图案作为掩模对第一层间绝缘膜12进行蚀刻,从而在第一层间绝缘膜12上形成分别位于栅电极5及源极-漏极区域之上的接触孔12a。此时,在如图1(B)所示的打印专用区域1a的硅基板11上形成有第一层间绝缘膜12。
接着,在接触孔12a内及第一层间绝缘膜12上通过溅射法堆积W膜。接着,通过CMP(Chemical Mechanical Polishing:化学机械抛光)或回蚀法除去存在于第一层间绝缘膜12上的W膜,从而可以在接触孔12a内埋入第一W柱塞9。然后,在第一W柱塞9及第一层间绝缘膜12上通过溅射法堆积Al合金膜,并对该Al合金膜进行图案形成,从而在第一W柱塞9及第一层间绝缘膜12上形成第一Al合金配线10。此时,如图1(B)所示的打印专用区域1a的第一层间绝缘膜12上是未形成有W膜及Al合金膜的状态。
接着,在第一Al合金配线10及第一层间绝缘膜12上通过CVD法形成由氧化硅膜构成的第二层间绝缘膜13,并在第二层间绝缘膜13上形成抗蚀图案(未图示)。接着,通过将该抗蚀图案作为掩模并对第二层间绝缘膜13进行蚀刻,从而在第二层间绝缘膜13上形成位于第一Al合金配线10上的第一导通孔13a。此时,在如图1(B)所示的打印专用区域1a的第一层间绝缘膜12上形成有第二层间绝缘膜13。
接着,在第一导通孔13a内及第二层间绝缘膜13上通过溅射法堆积W膜。接着,通过CMP法或回蚀法来除去存在于第二层间绝缘膜13上的W膜,从而在第一导通孔13a内埋入第二W柱塞16。然后,在第二W柱塞16及第二层间绝缘膜13上通过溅射法堆积Al合金膜,并对该Al合金膜进行图案形成,从而在第二W柱塞16及第二层间绝缘膜13上形成第二Al合金配线17。此时,如图1(B)所示的打印专用区域1a的第二层间绝缘膜13上是未形成有W膜及Al合金膜的状态。
然后,在第二Al合金膜17及第二层间绝缘膜13上通过CVD法形成由氧化硅膜构成的第三层间绝缘膜14,并在第三层间绝缘膜14上形成抗蚀图案(未图示)。接着,将该抗蚀图案作为掩模对第三层间绝缘膜14进行蚀刻,从而在第三层间绝缘膜14上形成位于第二Al合金配线17上的第二导通孔14a。此时,在如图1(B)所示的打印专用区域1a的第二层间绝缘膜13上形成有第三层间绝缘膜14。
接着,在第二导通孔14a内及第三层间绝缘膜14上通过溅射法堆积W膜。接着,通过CMP法或回蚀法来除去存在于第三层间绝缘膜14上的W膜,从而在第二导通孔14a内埋入第三W柱塞18。然后,在第三W柱塞18及第三层间绝缘膜14上通过溅射法堆积Al合金膜,并对该Al合金膜进行图案形成,从而在第三W柱塞18及第三层间绝缘膜14上形成Al衬垫19。此时,如图1 (B)所示的打印专用区域1a的第三层间绝缘膜14上是未形成有W膜及Al合金膜的状态。
接着,在Al衬垫19及第三层间绝缘膜14上通过CVD法形成由氮化硅膜构成的钝化膜15,并在该钝化膜15上形成抗蚀图案(未图示)。接着,将该抗蚀图案作为掩模对钝化膜15进行蚀刻,从而在该钝化膜15上形成使Al衬垫19露出的衬垫开口部15a。此时,在如图1(B)所示的打印专用区域1a的第三层间绝缘膜14上形成有钝化膜15。此外,在本实施方式中,虽然形成有由氮化硅膜构成的钝化膜15,但是,也可以形成氧化硅膜及氮化硅膜的层叠结构的钝化膜,也可以形成由氧化硅膜构成的钝化膜。
然后,在如图1(B)所示的打印专用区域1a的钝化膜15上通过激光标识装置打印晶片ID。由此,在钝化膜15上形成连续的多个凹陷部2(在图1(B)中仅示出了一个凹陷部),通过这些凹陷部2,可以将图2所示的晶片ID2打印在硅片1的打印专用区域1a上。此时的激光标识装置的打印条件如下所述。
(1)将打印的晶片ID的字符设定为与在前步骤开始时打印的字符完全相同的字符。
(2)将字符的类型、大小、凹陷部2的间隙也设定为完全相同。
(3)激光标识装置使用同型装置。
(4)在相同的位置上重叠打印。
此外,在图1(B)中,虽然凹陷部2的底部到达至第三层间绝缘膜14,但是,可以根据钝化膜15的厚度和激光的照射强度等条件使凹陷部2的底部位于钝化膜15上,也可以位于第二层间绝缘膜13或第一层间绝缘膜12上,还可以位于硅基板11上。
根据上述实施方式,在前步骤开始时在打印专用区域1a上打印晶片ID20,并在前步骤结束时再次以相同的条件在打印专用区域1a上重叠打印晶片ID20。因此,即使在前步骤结束时视觉识别性变差,也可以通过在前步骤结束时再次打印的晶片ID2来良好地实施后步骤(例如,撞击步骤、检查步骤等)中的各制造装置中的晶片ID的自动确认。由此,可以抑制操作员进行的晶片ID确认作业的负荷增大,且在后步骤的步骤管理及品质管理中可良好地使用晶片ID。因此,在前步骤及后步骤两者中都能使用视觉识别性良好的晶片ID来进行管理。
并且,在本实施方式中,当前步骤结束时,由于在相同的位置上再次重叠打印相同的文字,所以与在其他位置上进行打印的情况相比,可以将晶片上的盲区(dead space)(如图2(A)所示的打印专用区域1a)抑制到最小限度。
此外,在本实施方式中,当前步骤结束时,由于以与前步骤开始时打印的文字完全相同的文字再次进行打印,所以具有在前步骤及后步骤中均可通过相同的晶片ID进行管理这样的优点。
并且,在本实施方式中,对于在前步骤结束时再次打印时所使用的激光标识装置,由于使用与前步骤开始时使用的激光标识装置同型的装置,并在相同的条件下进行打印,所以可以抑制前步骤开始时打印的晶片ID和前步骤结束时打印的晶片ID的位置偏移。因此,可以抑制在后步骤中自动确认晶片ID时产生障碍。
此外,在本实施方式中,作为前步骤结束时的打印所使用的激光标识装置,可以使用前步骤开始时的打印所使用的现有技术中使用的激光标识装置,所以无需重新购入激光标识装置,且无需重新购入在后步骤中自动确认晶片ID的读取装置。因此,可以不增加成本地实现。
此外,在本实施方式中,虽然在形成钝化膜15之后进行前步骤结束时的打印,但是也可以在形成钝化膜之前、即第一层间绝缘膜至第三层间绝缘膜的任何一个形成之后进行前步骤结束时的打印。即使在这种情况下也可以期待发挥上述的效果。
并且,本发明并不仅限于上述的实施方式,在不脱离本发明主旨的范围内可以实施各种变形。
附图标记
1 硅片 1a 打印专用区域
1b 凹口 2 凹陷部(晶片ID)
3 LOCOS氧化膜 4 栅极氧化膜
5 栅电极 6 侧壁
7 LDD区域 8 源极-漏极区域
9 第一W柱塞 10 第一Al合金配线
11 硅基板 12 第一层间绝缘膜
12a 接触孔 13 第二层间绝缘膜
13a 第一导通孔 14 第三层间绝缘膜
14a 第二导通孔 15 钝化膜
15a 衬垫开口部 16 第二W柱塞
17 第二Al合金配线 18 第三W柱塞
19 Al衬垫 20 陷部(晶片ID)
Claims (6)
1.一种半导体装置的制造方法,其特征在于,包括:
在半导体基板上通过激光标识装置打印第一晶片ID的步骤;
在所述半导体基板上形成层间绝缘膜的步骤;
在所述层间绝缘膜上形成钝化膜的步骤;以及
在所述钝化膜上通过所述激光标识装置以重叠于所述第一晶片ID的方式打印第二晶片ID的步骤。
2.一种半导体装置的制造方法,其特征在于,包括:
在半导体基板上通过激光标识装置打印第一晶片ID的步骤;
在所述半导体基板上形成层间绝缘膜的步骤;
在所述层间绝缘膜上通过所述激光标识装置以重叠于所述第一晶片ID的方式打印第二晶片ID的步骤;以及
在所述层间绝缘膜上形成钝化膜的步骤。
3.根据权利要求1或2所述的半导体装置的制造方法,其特征在于,
将所述第二晶片ID的字符设定为与所述第一晶片ID完全相同的字符。
4.根据权利要求1至3中任一项所述的半导体装置的制造方法,
其特征在于,
在打印所述第二晶片ID的步骤中使用的激光标识装置与在打印所述第一晶片ID的步骤中使用的激光标识装置是同类型装置。
5.一种半导体装置,其特征在于,包括:
第一晶片ID,被打印在半导体基板上;
层间绝缘膜,形成在所述半导体基板上;
钝化膜,形成在所述层间绝缘膜上;以及
第二晶片ID,在所述钝化膜上以重叠于所述第一晶片ID的方式被打印。
6.一种半导体装置,其特征在于,包括:
第一晶片ID,被打印在半导体基板上;
层间绝缘膜,形成在所述半导体基板上;
第二晶片ID,在所述层间绝缘膜上以重叠于所述第一晶片ID的方式被打印;以及
钝化膜,形成在所述层间绝缘膜上。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102543669A (zh) * | 2010-12-09 | 2012-07-04 | 无锡华润上华半导体有限公司 | 半导体器件制造方法 |
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Granted publication date: 20121010 Termination date: 20170427 |