CN101572109A - 数据解码装置,磁盘装置以及数据解码方法 - Google Patents

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CN101572109A CNA2008101838006A CN200810183800A CN101572109A CN 101572109 A CN101572109 A CN 101572109A CN A2008101838006 A CNA2008101838006 A CN A2008101838006A CN 200810183800 A CN200810183800 A CN 200810183800A CN 101572109 A CN101572109 A CN 101572109A
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Abstract

本发明涉及一种数据解码装置，磁盘装置以及数据解码方法。该数据解码装置包括：校验矩阵，包括指示奇偶限制并用于LDPC解码的子矩阵；第一解码模块，被配置为通过使用所述子矩阵来解码数据，使得奇偶限制得到满足；以及第二解码模块，被配置为通过使用所述校验矩阵对解码的数据进行LDPC解码。

Description

数据解码装置，磁盘装置以及数据解码方法
相关申请的交叉引用
本申请基于2008年4月30日提交的在先的日本专利申请No.2008-118796，并要求其优先权权益，其全部内容通过引用的方式纳入本文中。
技术领域
本发明涉及对LDPC-解码数据的数据解码装置，磁盘装置，以及数据解码方法。
背景技术
LDPC(低密度奇偶校验)编码作为纠错技术引起了关注。LDPC编码是一种线性编码，该编码被限制为使得校验矩阵中包含的“1”的数目很少(是低密度的)。限定校验矩阵中包含的“1”的数目使得能够实现被称为可靠性传播方法的重复解码。进一步地，使得LDPC编码的编码长度很大并具有随机性能够实现精确度比常规纠错编码(例如，汉明码和理德-所罗门编码)更高的纠错。
同时，对于纠错来说，使用维特比(Viterbi)解码。在维特比解码中，对卷积编码的数据(编码数据)进行解码。对最概然(具有最大概然性)的解码数据进行评估，将编码数据解码为原始数据。这里，对于维特比解码，公开了一种校验奇偶的技术(参见“A 450Mbit/s parallel read/writechannel with parity check and 16-sate time variant Viterbi”，CustomIntegrated Circuits Conference(常规集成电路会议)，2000.CICC.IEEE2000年报，卷号，期号2000，319-322页)。
发明内容
前述的文献并没有公开将LDPC解码和奇偶限制(parity restriction)相结合使用的技术。
本发明的一个目标是提供一种数据解码装置，一种磁盘装置和一种数据解码方法，以通过使用LDPC解码和利用奇偶限制的解码两者来对数据进行校正。
根据本发明一个实施方式的数据解码装置具有：校验矩阵，包括指示奇偶限制并用于LDPC解码的子矩阵；第一解码模块，被配置为通过使用所述子矩阵来解码数据，使得奇偶限制得到满足；以及第二解码模块，被配置为通过使用校验矩阵对解码的数据进行LDPC解码。
根据本发明一个实施方式的磁盘装置具有：校验矩阵，包括指示奇偶限制并用于LDPC解码的子矩阵；重现模块，被配置为从磁盘重现数据；第一解码模块，被配置为通过使用所述子矩阵来解码重现的数据，使得奇偶限制得到满足；以及第二解码模块，被配置为通过使用校验矩阵对解码的数据进行LDPC解码。
根据本发明一个实施方式的数据解码方法包括：通过使用校验矩阵的子矩阵来解码数据，使得奇偶限制得到满足，其中所述校验矩阵包括指示奇偶限制并用于LDPC解码的子矩阵；以及通过使用校验矩阵对解码的数据进行LDPC解码。
附图说明
图1是一个框图，示出根据一个实施方式的信息记录/重现系统100；
图2A是一个框图，示出编码模块122的内部构造的一个示例；
图2B是一个框图，示出解码模块125的内部构造的一个示例；
图3A是一个示意图，示出根据一个实施方式的校验矩阵H1；
图3B是一个示意图，示出根据一个实施方式的校验矩阵H2；
图3C是一个示意图，示出根据一个比较例的校验矩阵H0。
具体实施方式
下文中，将参照附图详细描述本发明的实施方式。图1是一个框图，示出根据一个实施方式的信息记录/重现系统100。该信息记录/重现系统100具有主机装置110和HDD(硬盘驱动器)120。
主机装置110例如是一个PC(个人计算机)。该主机装置110向HDD120写入信息并从中读取信息。
HDD 120是一个信息记录/重现装置，并对应于磁盘装置(数据重现装置)。HDD 120具有主机I/F(接口)121，编码模块122，磁盘I/F(接口)123，HD(硬盘)124，解码模块125，以及主控制模块126。
主机I/F 121是在主机装置110和HDD 120之间给予/接收信息的接口。
编码模块122对从主机装置110输入的数据进行编码(RLL-编码，RS-编码，LDPC-编码)。其细节稍后进行描述。
磁盘I/F 123在HD 124中读取和写入在编码模块122中编码的数据。HD 124是一种磁记录介质(一种记录介质)，磁盘I/F 123从中读取数据并向其写入数据。
解码模块125对磁盘I/F 123从HD 124读取的数据进行解码(LDPC-解码，RS-解码，RLL-解码)。其细节稍后进行描述。
主控制模块126具有内置CPU(中央处理模块)，并完全地控制HDD的操作。该主控制模块126利用来自主机装置110的写入请求命令控制编码模块122和磁盘I/F 123向HD124写入数据。进一步地，该主控制模块126利用来自主机装置110的读取请求命令控制磁盘I/F 123和解码模块125从HD 124读取数据。
(编码模块122和解码模块125的细节)
下文中，将要描述编码模块122和解码模块125的细节。图2A和2B分别是示出了编码模块122和解码模块125的内部构造示例的框图。
编码模块122具有RLL(游程长度受限)编码器51，RS(理德-所罗门)编码器52，以及LDPC(低密度奇偶校验)编码器53。解码模块125具有APP(后验概率)探测器61，LDPC解码器62，RS解码器63，以及RLL解码器64。经由主机I/F 121从主机装置110输入到编码模块122的数据依次被RLL编码，RS编码，和LDPC编码，然后写入HD124。经由磁盘I/F 123从HD 124输入到解码模块125的数据依次被维特比解码，LDPC解码，RS解码，以及RLL解码，然后输出到主机装置110。
生成矩阵G和校验矩阵H用于LDPC编码和LDPC解码。LDPC编码是线性分组码，并由校验矩阵H限定。根据本实施方式的校验矩阵H用于LDPC解码和使用奇偶限制的解码两者。
图3A和图3B是示出根据本实施方式的校验矩阵H的示例(校验矩阵H1，H2)的示意图。图3C是示出常规校验矩阵H的示例(校验矩阵H0)的示意图。应该注意，在图3A到图3C中，仅示出了矩阵中的“1”，而省略了“0”的写入。
首先，将描述常规校验矩阵H0。该校验矩阵H0仅用于LDPC解码。当编码长度为N，且奇偶限制的数目为M时，校验矩阵H0成为一个M行N列的矩阵。
如接下来的公式(1)所示，通过用生成矩阵G0来LDPC编码一个数据列D1，生成一个LDPC编码的数据列D2。
D2＝D1·G0    公式(1)
数据列D1是一个K维的向量，生成矩阵G0是K行N列的矩阵。数据列D2等价于将奇偶长度(parity length)为M的奇偶列添加到数据长度为K的数据列D1所得到的，并具有N(＝K+M)的编码长度。
经受LDPC的数据列D2与校验矩阵H0具有下列公式(2)所表示的关系。
H0·D2T＝0    公式(2)
这里，数据列D2是N维向量，而“0”是N维零向量。并且，T是指数据列D2的转置(行列交换)。换句话说，公式(2)的左边是指对数据列D2进行LDPC(低密度奇偶校验)。当公式(2)得到满足时，意味着通过LDPC没有在数据列D2中发现差错。
生成矩阵G0和校验矩阵H0具有由下列公式(3)所表示的关系。
H0·G0T＝0    公式(3)
在公式(3)中，“0”指示一个M行K列零矩阵。
如已经阐述的，校验矩阵H1用于LDPC解码和使用奇偶限制的解码两者。校验矩阵H1总体用于低密度奇偶校验(LDPC)。校验矩阵H1被划分为子矩阵H11，H12。在子矩阵H11，多个1和多个0在行方向连续排布，并用于LDPC解码和使用奇偶限制的解码两者。同时，在子矩阵H12中，多个1离散地排布在行方向，且仅用于LDPC解码。
具有连续的多个“1”作为其元素的向量S(1)到S(L)排布在子矩阵H11的每一行中。例如，排布在第一行的向量S(1)从第一列到第N1列具有连续的“1”作为元素。排布在第I行的向量S(i)从第N(i-1)+1列到第Ni列具有连续的“1”作为元素。换句话说，向量S(i)排布于每行的不同列中。结果，子矩阵H11的每一列仅包含一个“1”。应该注意，各个向量S(1)到S(L)本身中的“1”的数目的匹配/变化并不会成为特别的问题。例如，每个向量S(i)的元素数目可以相同。也允许每个向量S(i)的元素数目的变化。
校验矩阵H1可以通过对校验矩阵H0进行变换而创建。校验矩阵H0的各个列之间的替换(交换)能够实现这样的变换，其使得多个“1”在行方向连续。作为这种情况的示例，可引用QC(准循环)LDPC编码。QCLDPC编码的校验矩阵H通过连接由竖直和水平地将模块矩阵循环移位所得到的各个矩阵而构成。如果校验矩阵H0是QCLDPC编码的校验矩阵，那么变换为校验矩阵H1的变换可以通过对校验矩阵H0进行列替换而施行。
校验矩阵H2被划分为子矩阵H21，H22。子矩阵H22与校验矩阵H0相同。换句话说，校验矩阵H2等价于将子矩阵H21添加到校验矩阵H1所得到的。在该示例中，子矩阵H21与子矩阵H11相同。但是，子矩阵H21和子矩阵H11并不是必须被要求为相同的。
校验矩阵H2也是用于LDPC解码和使用奇偶限制的解码两者。子矩阵H21仅用于使用奇偶限制的解码。子矩阵H22仅用于LDPC解码。
可以对子矩阵H11，H21添加各种奇偶限制。特别地，子矩阵H21免除归因于原始校验矩阵H0的限制，相应地可以添加奇偶限制。作为这样的奇偶限制，可以引用例如80/81编码。这样的编码每80比特就要添加一比特的奇偶比特位，于是产生一个总是满足每81比特的单元的奇偶的数据序列。在这种情况下，多个“1”在子矩阵H11，H21的横向(行方向)连续排布81比特。
校验矩阵H1，H2存储在HDD 120中(例如，编码模块122，解码模块125)。但是，校验矩阵H1，H2并不必须被要求为总是被存储。可以在需要时产生校验矩阵H1，H2。
RLL编码器51对输入数据列D11进行游程长度编码，然后输出为数据列D12。游程长度编码是一种游程长度限制处理(例如，这样一种处理，使得连续的多个“0”的数目等于或大于预定数目的情况不会发生)。
RS编码器52基于RS(理德-所罗门)编码计算ECC(纠错码)，并将其添加到游程长度编码的数据列D12，从而生成数据列D13。
LDPC编码器53对从RS编码器52输入的数据列D13进行LDPC编码，并生成数据列D14。数据列D14通过磁盘I/F 123被写入HD 124。
如已经阐述的，LDPC编码器53通过计算数据列D13和生成矩阵G(见公式(1))来生成LDPC编码的数据列D14。在这种情形下，作为生成矩阵G，例如使用对应于校验矩阵H1的生成矩阵G1和对应于校验矩阵H2的生成矩阵G2。数据列D13被LDPC编码，并添加子矩阵H11，H21中指示的奇偶限制。应该注意，校验矩阵H1和生成矩阵G1之间以及校验矩阵H2和生成矩阵G2之间的关系由公式(3)表示。
这里，能够不直接使用生成矩阵G2而生成奇偶限制所施加到的LDPC编码。在这种情况下，LDPC编码器53可以利用常规LDPC编码器和奇偶编码器的结合而构成。下文中，将要描述其细节。
首先，数据列D13通过使用对应于校验矩阵H22的生成矩阵G22而被LDPC编码(常规LDPC编码器中的处理)。接下来，被LDPC编码的数据列D13’基于校验矩阵H21指示的奇偶限制被奇偶编码(奇偶编码器中的处理)。换句话说，向数据列D13’施加一个奇偶比特(80/81编码器情况下的第81个比特)。
这里，不允许在校验矩阵H22中对应于奇偶比特的列中出现“1”(如果该列中排布有“1”，通过LDPC编码(生成矩阵G22中的计算，奇偶比特不能被插入)“0”和“1”被固定。因此，在校验矩阵H22中存在其元素都是“0”的列。
考虑这样的列从其中移除的矩阵。换句话说，假定一个校验矩阵H22’，其中，其元素都是“0”的列从校验矩阵H22被排除。于是，该校验矩阵H22’没有关于“1”的位置的特别限制，可以自由构成。奇偶限制施加到其上的LDPC编码可以通过使用对应于校验矩阵H22’的生成矩阵G22’生成。换句话说，通过使用生成矩阵G22’对数据列进行LDPC编码，并且进一步地，向LDPC编码的数据列中插入奇偶比特。这样的两阶段编码之后输出的数据列D和校验矩阵H2满足公式(2)表示的关系。
写入到HD 124的数据通过磁盘I/F 123读取。这里，假定读取了数据列D21。由于在写入/读取时候的差错或类似原因，该数据列D21中被添加了噪声(例如，爆裂噪声)。
这里，记录到HD 124中以及从中重现的信号具有PR(部分响应，partial response)特性。该PR特性产生于在HD 124中进行记录/重现的特性，即，该特性就是，已记录的上一个比特对重现信号有影响(波形干涉)。换句话说，PR特性是一种针对记录/重现序列的特性。应该注意，在PR特性中存在与干涉的深度或程度相对应的各种类别，诸如PR1，PR2以及PR4。
利用PR特性的这种解码方法名为PRML(部分响应最大概似)方法。在APP探测器61中，具有PR特性的信号能够通过使用PRML方法被解码。在已经向记录的/重现的信号施加奇偶限制的情况下，该奇偶限制可以在APP探测器61中用于使用该PRML方法的解码过程中(例如，稍后描述的PRML-维特比解码)。在这种情况下，该奇偶限制反应在子矩阵H11或H21中。
该APP探测器61用作第一解码部分，对数据进行解码，使得奇偶限制得到满足。APP探测器61通过使用例如维特比解码(软判决输出)输出数据列D21的每个比特为“0”的概率和数据列D21的每个比特为“1”的概率(概然性，后验概率λ)。在APP探测器61中，结合使用PRML方法的Viterivi解码(PRML-维特比解码)是可能的。
在这种情形下，可以通过使用数据列D21的奇偶限制改进概然性的准确度。例如，可以通过使用时变维特比解码的奇偶限制改进概然性的准确度。所述时变维特比解码是维特比解码的一种。在时变维特比解码中，在等价于奇偶比特的比特位置上(连续排布在子矩阵H11或H21的每一行中的多个“1”中最右边的“1”)维特比解码中状态的转变被限定，使得奇偶限制得到满足。
进一步地，可以使用除时变维特比之外的方法。例如，在常规维特比解码输出的数据列不满足奇偶限制的情况下，可以替换该数据列，使得奇偶限制得到满足。
在这些方法中，通过使用满足奇偶限制的重现信号(数据列D21)来评估数据列D21的每个比特是“0”还是“1”，并将其概然程度作为概然性输出。为了输出该概然性，在维特比解码中使用例如SOVA(软输出维特比算法)解码。在APP探测器61中，该SOVA解码和前述的时变维特比解码都可以实施。
下文中，将具体描述使用时变维特比解码和SOLVA解码的情况。
APP探测器61通过使用数据列21的奇偶限制(例如，符合PR序列的特性)获得被称为格子图(trellis)的状态转变图的各路径中作为数据列D21的高概率的转变。在这种情形下，使用数据列D21的每个比特的信号级和先验信息λ0。先验信息λ0指示数据列D21的每个比特是“0”的概率以及是“1”的概率。假定在第一先验信息λ0中，是“0”和是“1”的概率是相等的。但是，如果发现“0”和“1”的概率不相等，那些概率可以用作为第一先验信息。
这里，APP探测器61保存常规格子图的状态数目的两倍。这是因为要求指示每小时的奇偶状态(两个状态)以执行时变维特比解码。然而，在等价于奇偶比特的位置上，要使得仅发生满足奇偶限制的状态转变。以这样的方式，在等价于奇偶比特的位置上的状态转变的路径不同于在非奇偶比特的位置的状态转变的路径。
基于重现信号(数据列D21)的级(level)和先验信息λ0，在格子图上描绘的相应于这样的比特位置而变化的状态转变中获得最高概率的状态转变。当确定了具有最高概率的状态转变，相应地确定了数据列D21的每个比特是“0”还是“1”。在这种情形下，从最终选择的状态转变路径和在与该路径对比之后放弃的路径的概率之间的差异中，获得数据列D21的每个比特是“0”和“1”的概率。APP探测器61将是“0”的概率和是“1”的概率作为APP(后验概率)λ1输出。总体来说，是“0”的概率和是“1”的概率频繁地以对数概然比(LLR)的形式被指示出。通过用数据成为“1”的概率P1除以数据成为“0”的概率P0，然后对商取对数而获得对数概然比。
LDPC解码器62用作第二解码部分，对在APP探测器61中解码的数据进行LDPC解码。LDPC解码器62基于从APP探测器61输入的后验概率λ1用可靠性传播计算(reliability propagation calculation)执行LDPC解码。来自APP探测器61的后验概率λ1作为用于LDPC解码器62的后验概率λ2被输入到LDPC解码器62。
LDPC解码器62通过基于可靠性传播方法的重复计算来计算试验判断序列(tentative judgment series)(试验性判断的数据序列)D22’。在该重复计算中，输入的后验概率λ2基于校验矩阵H中指示的奇偶限制沿着图表的一个分支传播，该概率被更新。
进一步地，LDPC解码器62基于在试验判断序列D22’和校验矩阵H1(或H2)之间是否建立了公式(2)表示的关系来判断LDPC解码是否成功。如果建立了公式(2)指示的关系，就判断LDPC解码是成功的，该试验判断序列D22’作为解码序列D22从LDPC解码器62输出到RS解码器63。
存在这样的可能，也就是即使基于可靠性传播方法的重复计算执行了预定次数，也不能获得试验判断序列D22’，其中与该试验判断序列D22’建立了公式(2)表示的关系。在这种情况下，再次在APP探测器61中执行解码。在这种情形中，保存在LDPC解码器62中的更新的概率(后验概率λ3)用作为APP探测器的先验概率λ0。
重复执行APP探测器61和LDPC解码器62中的处理。作为在APP探测器61中基于奇偶限制进行解码的结果，APP探测器61和LDPC解码器62中处理的重复次数会减少。如果LDPC解码器62中的解码是成功的，解码序列D22从LDPC解码器62输出。同时，如果在预定次数的重复解码之后解码不成功，最后的试验判断序列D22’作为解码序列D22输出。
RS解码器63通过使用RS(理德-所罗门)编码的解码算法对LDPC解码器62输出的数据列D22进行纠错，并生成数据序列D63。RLL解码器64对从RS解码器63输出的数据列D23进行游程长度解码，并输出为数据列D24。数据列D24经由主机I/F 121输出到主机装置110。
如上阐述，本实施方式享有如下的优势。
-在LDPC解码和维特比解码两者之中，使用校验矩阵H1，H2(包括指示奇偶限制的子矩阵H11，H21)的解码成为可能。换句话说，在解码中，有效使用奇偶解码。
-从维特比解码器(APP探测器61)输出的数据序列的差错被减少。结果，对解码时间收敛的改进成为可能。
-校验矩阵H2的比特数目等于原始校验矩阵H0的比特数目，使得没有增加冗余比特。
(其他实施方式)
本发明并不局限于以上描述的实施方式，而是可以通过在执行阶段在不偏离本发明的范围和精神之下变动一些组成部分来实现。进一步地，通过对以上描述的实施方式中公开的多个组成部分进行适当组合，可以做出各种发明。例如，可以从实施方式中示出的全部组成部分中删除一些组成部分。进一步地，不同实施方式中的组成部分可以适当组合。

Claims (15)

1.一种数据解码装置，包括：
校验矩阵，包括用于LDPC解码的子矩阵，该子矩阵指示奇偶限制；
第一解码模块，被配置为通过使用所述子矩阵来解码数据，使得所述奇偶限制得到满足；以及
第二解码模块，被配置为通过使用所述校验矩阵对解码的数据进行LDPC解码。
2.如权利要求1所述的数据解码装置，其中所述第一解码模块通过使用针对记录/重现序列的特性对来自重现信号的数据进行解码，并且被解码的数据满足所述奇偶限制。
3.如权利要求1所述的数据解码装置，其中所述子矩阵指示多个奇偶限制；以及
其中所述第一解码模块对数据进行解码使得所述多个奇偶限制得到满足。
4.如权利要求3所述的数据解码装置，其中所述子矩阵的每一行对应于所述多个奇偶限制中的一个奇偶限制。
5.如权利要求4所述的数据解码装置，其中所述子矩阵的每一行具有连续排布在彼此不同的列中的多个“1”。
6.一种磁盘装置，包括：
校验矩阵，包括用于LDPC解码的子矩阵，该子矩阵指示奇偶限制；
重现模块，被配置为从磁盘重现数据；
第一解码模块，被配置为通过使用所述子矩阵来解码重现的数据，使得所述奇偶限制得到满足；以及
第二解码模块，被配置为通过使用所述校验矩阵对解码的数据进行LDPC解码。
7.如权利要求6所述的磁盘装置，其中所述第一解码模块通过使用针对记录/重现序列的特性对来自重现信号的数据进行解码，并且解码的数据满足所述奇偶限制。
8.如权利要求6所述的磁盘装置，其中所述子矩阵指示多个奇偶限制；以及
其中所述第一解码模块对数据进行解码使得所述多个奇偶限制得到满足。
9.如权利要求8所述的磁盘装置，其中所述子矩阵的每一行对应于所述多个奇偶限制中的一个奇偶限制。
10.如权利要求9所述的磁盘装置，其中所述子矩阵的每一行具有连续排布在彼此不同的列中的多个“1”。
11.一种数据解码方法，包括：
通过使用校验矩阵的子矩阵来解码数据，使得奇偶限制得到满足，其中所述校验矩阵包括指示奇偶限制并用于LDPC解码的子矩阵；以及
通过使用所述校验矩阵对解码的数据进行LD PC解码。
12.如权利要求11所述的数据解码方法，其中通过使用针对记录/重现序列的特性所述数据从重现信号中被解码，并且解码的数据满足所述奇偶限制。
13.如权利要求11所述的数据解码方法，其中所述子矩阵指示多个奇偶限制；以及
其中所述数据被解码为使得所述多个奇偶限制得到满足。
14.如权利要求13所述的数据解码方法，其中所述子矩阵的每一行对应于所述多个奇偶限制中的一个奇偶限制。
15.如权利要求14所述的数据解码方法，其中所述子矩阵的每一行具有连续排布在彼此不同的列中的多个“1”。
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