CN111989746A - 使用阶层式解码器的误差校正 - Google Patents

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Abstract

与校正误差相关的设备及方法可包含使用FD解码器及AD解码器。校正误差可包含：从存储器阵列接收输入数据；对所述输入数据执行与误差检测相关联的多个操作；及基于处理所述输入数据而将输出数据、验证旗标及多个奇偶校验位提供到由耦合到存储器装置的控制器代管的第二解码器。

Description

使用阶层式解码器的误差校正
技术领域
本发明大体上涉及存储器，且更特定来说涉及与误差校正相关联的设备及方法。
背景技术
存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器可需要电力来维持其数据且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)及同步动态随机存取存储器(SDRAM)等。非易失性存储器可在未被供电时通过留存所存储数据而提供持久数据且可包含NAND快闪存储器、NOR快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、可擦除可编程ROM(EPROM)及电阻可变存储器(例如相变随机存取存储器(PCRAM)、电阻性随机存取存储器(RRAM)及磁阻性随机存取存储器(MRAM))等。
存储器还用作用于广泛范围的电子应用的易失性及非易失性数据存储装置。非易失性存储器可用于例如个人计算机、便携式存储棒、数码相机、蜂窝电话、便携式音乐播放器(例如MP3播放器)、电影播放器及其它电子装置。存储器单元可经布置成阵列，其中所述阵列用于存储器装置中。
各种计算系统包含耦合到存储器(例如，存储器系统)的处理资源，所述存储器是关联执行指令集(例如，程序、应用程序等)来存取。存储器系统可使用误差校正码(ECC)来检测及校正数据中的误差。
附图说明
图1是能够实施本发明的数个实施例的包含存储器装置及控制器的存储器系统的框图。
图2是根据本发明的数个实施例的能够校正误差的快速解码(FD)解码器的框图。
图3说明根据本发明的数个实施例的与利用FD解码器及精确解码(AD)解码器校正误差相关联的流程图。
图4说明根据本发明的数个实施例的码字的实例。
具体实施方式
本发明包含与误差校正相关的设备及方法。一种实例方法可包含从存储器阵列接收输入数据；对所述输入数据执行与误差检测相关联的多个操作；及基于处理所述输入数据而将输出数据、验证旗标及多个奇偶校验位提供到由耦合到存储器装置的控制器代管的第二解码器。
本发明的数个实施例可提供用于对使用存储器装置存储的数据执行误差校正的经改进误差校正码(ECC)。例如，一些现有ECC包含将冗余数据或奇偶校验数据添加到消息使得可恢复消息。在数据的传输、存储及/或检索期间，可在数个误差的指令之后恢复数据。
存储装置已成为计算机系统中的性能瓶颈。存储数据及从存储装置检索数据的能力已成为计算机系统执行计算及操作的能力的限制因素。
尽管基于NAND的存储装置解决方案已经改进而优于硬盘驱动器延时达10倍以上，然存储装置仍是延时落后的。例如相变存储器(PCM)、磁阻性随机存取存储器(MRAM)、电阻性随机存取存储器(ReRAM)及/或3D XPoint存储器的新兴存储器(EM)技术可改进存储器相关延时而优于其它存储器技术。EM可提供与系统(例如，计算系统)的其余部分同样快的数据存储装置。EM可提供具有与计算系统的其它组件的延时相当的延时的数据存储装置。为应对存储装置应用的可靠性目标，EM可利用能够校正误差且留存代管EM的装置的低延时性能的ECC。
鉴于存储装置应用(不同于存储器应用)可忍受可变存取延时，利用具有低延时的ECC解码器可为有益的。在一些实例中，低延时可包括多个纳秒的范围内的延时。在其它实例中，较高延时可为多个微秒的范围内的延时。
可通过利用ECC级联方案及阶层式解码器而实现具有高校正能力及低延时的ECC解码器。如本文中使用，阶层式解码器可描述使用多个解码器来校正数据中的误差。阶层式解码器可包含使用快速解码(FD)解码器及精确解码(AD)解码器。在一些实例中，阶层式解码方案可利用FD解码器且可视需要借助于用于AD解码器中的更强大ECC。
鉴于FD解码器以高机率标记其故障的能力，可使用FD解码器中采用的ECC。如果FD解码器中使用的ECC在不引发旗标的情况下发生故障，那么将接受以错误解码事件结束的信息块。在一些实例中，在FD解码器中发生故障而不引发旗标的机率非常低。可在非常短时间内产生由FD解码器生成以识别故障的旗标，以免损害FD解码器的低延时。
在数个实施例中，阶层式码架构利用嵌入在存储器装置中的FD解码器及实施在存储控制器中的AD解码器。为具有有效且高效的解决方案，FD解码器架构可经调适以用于如图1中展示的阶层式方案中。
在本发明的以下详细描述中，参考附图，其形成本发明的一部分，且其中以说明方式展示可如何实践本发明的数个实施例。充分详细地描述这些实施例以使所属领域的一般技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且在不脱离本发明的范围的情况下可做出过程、电及/或结构改变。如本文中使用，指定符“N”指示如此指定的数个特定特征可包含在本发明的数个实施例中。
如本文中使用，“数个”某物可指此类事物中的一或多者。例如，数个存储器装置可指存储器装置中的一或多者。“多个”某物意指两个或更多个。另外，如本文中使用，例如“N”的指定符(尤其关于附图中的参考数字)指示如此指定的数个特定特征可包含在本发明的数个实施例中。
本文中的图遵循编号惯例，其中首位数字或前几位数字对应于附图图号且其余数字识别附图中的元件或组件。可通过使用类似数字来识别不同图之间的类似元件或组件。如将明白，可添加、交换及/或消除本文中的各种实施例中展示的元件以便提供本发明的数个额外实施例。另外，图中提供的元件的比例及相对尺度意图说明本发明的各种实施例且不在限制意义上使用。
图1是能够实施本发明的数个实施例的包含存储器装置104及控制器102的存储器系统100的框图。存储器系统100还可包含多个快速编码(FE)编码器106-1及106-2(统称为FE编码器106)及精确编码(AE)编码器108。存储器系统100还可包含多个FD解码器110-1及110-2(统称为FD解码器110)及AD解码器112。存储器系统100可进一步包含存储器阵列114。
如本文中使用，“设备”可指但不限于各种结构或结构组合，例如电路或若干电路、裸片或若干裸片、模块或若干模块、装置或若干装置或系统或若干系统。例如，存储器系统100、控制器102、存储器装置104、FE编码器106、AE编码器108、FD解码器110、AD解码器112及存储器阵列114可单独或共同称为“设备”。
在这个实例中，计算系统包含耦合到控制器102的主机，所述控制器102经耦合到存储器系统100。计算系统可为膝上型计算机、个人计算机、数码相机、数字记录及回放装置、移动电话、PDA、存储卡读取器、接口集线器、传感器、启用物联网(IoT)的装置及其它系统，且主机可包含能够(例如，经由控制器102)存取存储器系统100的数个处理资源(例如，一或多个处理器)。主机可负责执行操作系统(OS)及/或执行可(例如，经由控制器102从存储器系统100)加载到其的各种应用程序。
控制器102可从主机接收存储器事务请求(例如，呈读取及写入命令的形式，其可分别称为加载及存储命令)。控制器102可通过数个接口例如采用适合协议在主机与存储器系统100之间传送命令及/或数据，所述数个接口可包括物理接口，例如总线。此协议可为定制或专属的，或接口可采用标准化协议，例如外围组件快速互连(PCIe)、Gen-Z、CCIX等。控制器102可包括呈硬件、固件或软件或三者的任何组合的形式的控制电路。作为实例，控制器102可包括状态机、定序器及/或某种其它类型的控制电路，其可呈耦合到印刷电路板的专用集成电路(ASIC)的形式实施。在数个实施例中，控制器102可与主机共置(例如，呈芯片上系统(SOC)配置)。而且，控制器102可与存储器系统100共置。
存储器系统100可包括数个物理存储器“芯片”或裸片，其可各自包含数个存储器单元阵列(例如，存储体)及与存取(若干)阵列(例如，从阵列读取数据及将数据写入到阵列)相关联的对应支持电路(例如，地址电路、I/O电路、控制电路、读取/写入电路等)。作为实例，存储器系统100可包含数个DRAM装置、SRAM装置、PCRAM装置、RRAM装置、FeRAM装置、相变存储器、3DXpoint及/或快闪存储器装置。在数个实施例中，存储器系统100可充当计算系统的主要存储器。
FD解码器110可实施FD码。FD码可在持续时间内校正误差。持续时间可包含多个纳秒。FD码及引申来说FD解码器110可校正至多预定数量的误差。例如，FD解码器110可校正从存储器阵列114检索的给定数据页中的一个到五个误差。FD解码器110可实施代数解码方案。即，FD解码器110可利用代数解码而非迭代解码。FD解码器110可利用组合逻辑实施代数解码。在一些实例中，FD解码器110可在错误地解码数据的机率小于10-5的情况下解码数据，同时维持低延时。
AD解码器112可实施AD码。AD码可在持续时间内校正误差。持续时间可包含多个微秒。可在FD解码器110与AD解码器112之间区分预定持续时间。例如，FD解码器110可确定是否校正误差及/或可在预定持续时间内校正误差。AD解码器112可确定是否校正误差及/或可在大于预定持续时间的持续时间内校正误差。
AD码及引申来说AD解码器112可校正多于预定数量的误差。例如，AD解码器112可校正从存储器阵列114检索的给定数据页中的六个或更多个误差。例如，AD解码器112可校正数百个误差。AD解码器112可实施迭代过程。可利用时序逻辑实施迭代过程。
AD解码器112及FD解码器110中的至少一者可驻留在不同装置及/或设备中。例如，AD解码器112可驻留在控制器102中，而FD解码器110-2驻留在存储器装置104中。在一些实施例中，控制器102可为微控制器(uC)。
FD解码器110-2可利用有效性旗标触发AD解码器112。即，AD解码器112可响应于接收有效性旗标及/或响应于有效性旗标的值而确定是否实施AD码以校正数据中的误差。FD解码器110-2可基于FD解码器110-2是否校正从存储器阵列114检索的数据中的误差而触发有效性旗标。经触发有效性旗标可表示数个位，其包含预定值以识别FD解码器110-2校正误差或不存在误差。经触发有效性旗标可抑制AD解码器112的数据处理。
在一些实例中，还可编码存储在存储器阵列中的数据。可利用FE编码器106及AE编码器108中的一者编码数据。例如，可利用驻留在同一装置(例如，控制器102)中的FE编码器106-1及AE编码器108编码数据。还可利用驻留在不同装置中的FE解码器106-2及AE编码器108编码数据。AE编码器108可由控制器102代管，而FE编码器106-2由存储器装置104代管。
在一些实施例中，可从存储器阵列114以页检索数据及/或奇偶校验位。在一些实例中，页包含码字。如本文中使用，奇偶校验位描述可用于确定数据是否含有误差的位。奇偶校验位还可用于识别误差及/或校正误差。
可将数据及/或奇偶校验位提供到FD解码器110-2。例如，控制器102可协调数据及/或奇偶校验位从存储器阵列114到FD解码器110-2的传送。FD解码器110-2可确定数据中是否存在误差及/或所述FD解码器是否将利用奇偶校验位校正误差。FD解码器110-2可基于误差是否经校正而生成有效性旗标。
FD解码器110-2可将数据、奇偶校验位及/或有效性旗标提供到AD解码器112。AD解码器112可基于有效性旗标的值而确定是否对数据执行误差校正码(例如，AD码)。例如，AD解码器112可响应于接收包括第一值的有效性旗标而校正数据中的误差。AD解码器112可响应于接收包括第二值的有效性旗标而禁止校正误差。FD解码器110-2可响应于校正数据中的数个误差而生成经激活有效性旗标。经激活有效性旗标可为逻辑“1”位且经撤销激活有效性旗标可为逻辑“0”位。在一些实例中，经激活有效性旗标可为逻辑“0”位且经撤销激活有效性旗标可为逻辑“1”位。
AD解码器112可响应于接收经撤销激活有效性旗标而校正误差。即，AD解码器112可响应于接收经撤销激活有效性旗标而确定经接收数据中是否存在误差。AD解码器112可响应于确定存在误差而校正误差。
如果AD解码器112使用奇偶校验位校正数据中的误差，那么AD解码器112可将经校正数据提供到FD解码器110-1以进行进一步误差校正。在一些实例中，AD解码器112可将数据提供到请求设备而无需由FD解码器110-1进行进一步处理。
在其它实例中，AD解码器112可提供输入数据作为输出数据而无需响应于接收经激活有效性旗标对数据执行误差校正。即，AD解码器112可响应于接收已由FD解码器110-2校正的数据而将数据及/或奇偶校验位传递到FD解码器110-1及/或请求设备。
在一些实例中，AD解码器112可从FD解码器110-2接收数据及有效性旗标而不接收奇偶校验位。AD解码器112可确定数据中是否存在误差。响应于确定数据中存在误差，AD解码器112及/或控制器102可从存储器装置104请求奇偶校验位。例如，AD解码器112可使用读取再试命令请求奇偶校验位。AD解码器112及/或控制器102可使用读取再试命令从存储器装置104请求奇偶校验位。
AD解码器112使用经请求奇偶校验位校正误差。可从FD解码器110-2接收及/或可在不使用FD解码器110-2的情况下接收经请求奇偶校验位。在一些实例中，FD解码器110-2可使用一或多个专用奇偶校验位线提供奇偶校验位。
FD解码器110-1可从AD解码器112接收数据且可校正数据中的误差。例如，FD解码器110-1可确定由AD解码器112提供的数据是否含有误差。响应于确定数据含有误差，FD解码器110-1可校正误差。
图2是根据本发明的数个实施例的能够校正误差的FD解码器210的框图。FD解码器210可包含校正子计算单元227、误差校正单元228及错误校正检查器单元229。
在一些实施例中，校正子计算单元227可与误差校正单元228及/或错误校正检查器单元229进行通信。错误校正检查器单元229还可与误差校正单元228进行通信。
FD解码器210可从存储器阵列接收数据220及奇偶校验位226。FD解码器210可在校正子计算单元227处接收数据220。FD解码器210可经由专用奇偶校验位线将奇偶校验位226提供到控制器及/或控制器的设备。
在一些实例中，FD解码器210可提供奇偶校验位226，而无关于数据是否经校正(例如，原始数据)。在其它实例中，如果撤销激活有效性旗标224(例如，无效性)，那么FD解码器210可提供数据。FD解码器210还可在请求后提供奇偶校验位226。例如，FD解码器210可在请求后提供奇偶校验位226，而无关于有效性旗标224的值。
校正子计算单元227可从数据220及奇偶校验位226生成校正子。校正子可为可用于确定数据220中是否存在误差的向量。例如，校正子计算单元227可从一或多个经接收码字生成校正子。可将校正子提供到误差校正单元228及/或错误校正检查器单元229。
误差校正单元228可利用校正子来确定数据220是否包含误差。误差校正单元228还可使用校正子来确定数据220中存在的误差数量。如果数据220中的误差数量小于预定阈值，那么误差校正单元228可校正误差。如果数据220中的误差数量大于预定阈值，那么误差校正单元228可放弃校正误差。因而，误差校正单元228可生成经校正数据或原始数据。由误差校正单元提供的数据可称为数据222、经校正数据222及/或原始数据222。FD解码器210可将数据222提供到控制器及/或由控制器代管的AD解码器。在一些实例中，误差校正单元228可将消息提供到错误校正检查器单元229以向错误校正检查器单元229告知是否在数据222中校正误差。
错误校正检查器单元229可使用校正子及/或从误差校正单元228接收的消息确定是否在数据222中校正误差。基于是否在数据222中校正误差，误差校正单元228可生成有效性旗标224。如果数据222包括对数据220中的误差的校正，那么错误校正检查器单元229可生成经激活有效性旗标224。如果数据222不包括校正，那么错误校正检查器单元229可生成经撤销激活有效性旗标224。错误校正检查器单元229可将有效性旗标224提供到控制器及/或由控制器代管的AD解码器。
在一些实例中，FD解码器210可将数据222、有效性旗标224及奇偶校验位226提供到控制器而无关于数据222是否包含校正。在其它实例中，FD解码器210可将数据222及有效性旗标224提供到控制器而无关于数据222是否含有校正。如果数据222不含有校正，那么FD解码器210可将奇偶校验位226提供到控制器。
图3说明根据本发明的数个实施例的与利用FD解码器及AD解码器校正误差相关联的流程图330。图3包含外编码器306、内编码器308、存储器装置304、内解码器312及外解码器310。图3展示使用外FD码的串行码级联。
外编码器306可为FE编码器，内编码器308可为AE编码器。内解码器312可为AD解码器且外解码器310可为FD解码器。尽管未展示，然存储器装置304可包含FD解码器。内解码器312及外解码器310可由控制器代管。在一些实例中，外编码器306及内编码器308由控制器代管。
由存储器装置304所代管的FD解码器生成的有效性旗标及数据可用于确定是否将数据提供到内解码器312及/或外解码器310。例如，由存储器装置304代管的FD解码器可响应于生成具有例如指示数据未经校正(例如，原始)的逻辑“0”的预定值的有效性旗标而将原始数据提供到内解码器312。由存储器装置304代管的FD解码器可响应于生成具有例如指示数据经校正的逻辑“1”的预定值的有效性旗标而将经校正数据提供到内解码器312。
外编码器306可编码小数据分块(例如，原始数据)以生成快速码字。可使用内编码器308编码快速码字以生成精确码字。精确码字可称为精确码。精确码可为系统码。即，精确码可分离数据与奇偶校验位。
在解码阶段中，内解码器312可对精确码进行解码以生成快速码字。外解码器310可对快速码字进行解码以生成所述小数据分块。在内解码器312之后利用外解码器310可增加实施流程图330的系统的误差校正能力。
即，外解码器310可消除可能的误差底限。外解码器310可用于提供优于内解码器312的性能。在一些实例中，内解码器312及外解码器310可操作不同大小的数据分块。例如，小数据分块可为第一大小且精确码字可为第二大小，其中第二大小大于第一大小。
FD解码器的复制由于精确码的系统性质而变得可行。FD解码器的复制是指使用存储器装置304中的FD解码器及使用外解码器310。由于精确码的系统性质，可为存储器装置304中的FD解码器提供在内解码器312之前校正误差的机会及/或为外解码器310提供校正误差的机会。
尽管图3中的实例展示为使用串行码级联，然本文中描述的实例可扩展到使用内FD码的串行或并行级联。
图4说明根据本发明的数个实施例的码字440的实例。码字440包含AD数据442及AD奇偶校验位444。AD数据442包括FD数据446及FD奇偶校验位448。
在将数据存储在存储器装置(例如，存储器装置304)中之前，作用于数据分块(例如，FD数据446的分块)的外编码器(例如，外编码器306)通过添加对应于FD数据446的分块中的每一者的FD奇偶校验位448而将所述分块中的每一者编码为FD码字。即，将FD数据446的分块按顺序编码成包括FD数据446及FD奇偶校验位448的N个FD码字。
通过内编码器(例如，内编码器308)将N个FD码字编码成N个AD码字。内编码器将N个FD码字处理为AD数据442，其中AD数据442的分块中的每一者是不同于N个FD码字的码字。内编码器针对AD数据442的分块中的每一者生成AD奇偶校验位444。AD奇偶校验位444取决于FD奇偶校验位448。
在解码阶段中，通过FD解码器试探性地解码FD码字。如果正确地解码FD码字(例如，如果FD码字不具有误差或数个误差经校正)，那么针对全部FD码字设置有效性旗标且抑制AD解码器。如果FD码字中的至少一者未通过FD解码器校正且FD解码器检测到存在误差，那么激活AD解码器且AD解码器处理FD码字。
在一些实施例中，在存储器中实施FD解码器以减小FD解码器中与校正误差相关联的延时。FD解码器可与AD解码器进行通信以请求AD解码器参与完成解码过程。即，FD解码器可启动解码过程且FD解码器可经由有效性旗标请求AD解码器完成解码过程。有效性旗标可用于警告AD解码器可校正数据及/或用于激活AD解码器。
在一些实例中，可使用内AD解码器复制串行级联方案。可在存储器装置中实施FE编码器及FD解码器两者以减小延时。FD解码器可将奇偶校验位及有效性旗标提供到AD解码器以容许AD解码器基于FD解码器先前是否已解码数据(例如，校正数据中的误差)而解码数据。
尽管已在本文中说明及描述特定实施例，但所属领域的一般技术人员将明白，经计算以实现相同结果的布置可取代所展示的特定实施例。本发明意图涵盖本发明的各种实施例的调适或变动。应理解，已以说明性方式且非限制性方式进行以上描述。所属领域的技术人员在审查以上描述后将明白以上实施例的组合及本文中未具体描述的其它实施例。本发明的各种实施例的范围包含其中使用以上结构及方法的其它应用。因此，应参考所附权利要求书连同此权利要求书所授权的等效物的全部范围确定本发明的各种实施例的范围。
在前述具体实施方式中，出于简化本发明的目的而将各种特征集合在单个实施例中。本发明方法不应被解释为反映本发明的所揭示实施例必须使用比每一权利要求中明确叙述更多的特征的意图。实情是，如随附权利要求书所反映，发明主题在于少于单个所揭示实施例的所有特征。因此，随附权利要求书由此并入具体实施方式中，其中每一权利要求独立作为单独实施例。

Claims (23)

1.一种存储器装置，其包括：
阵列；
第一解码器，其经配置以：
从存储器阵列接收输入数据；
对所述输入数据执行与误差检测相关联的多个操作；及
基于处理所述输入数据而将输出数据、验证旗标及多个奇偶校验位提供到由耦合到所述存储器装置的控制器代管的第二解码器。
2.根据权利要求1所述的存储器装置，其中所述第一解码器经进一步配置以确定所述输入数据含有误差。
3.根据权利要求4所述的存储器装置，其中所述第一解码器经进一步配置以校正所述误差以生成所述输出数据。
4.根据权利要求4所述的存储器装置，其中所述第一解码器经进一步配置以基于不校正所述误差的确定而传递所述输入数据作为所述输出数据。
5.根据权利要求4所述的存储器装置，其中有效性旗标描述是否在所述输出数据中校正所述误差。
6.根据权利要求1到2中任一权利要求所述的存储器装置，其中所述多个奇偶校验位用于进行所述误差检测。
7.根据权利要求1到2中任一权利要求所述的存储器装置，其中所述解码器是误差校正码解码器。
8.根据权利要求1到2中任一权利要求所述的存储器装置，其中所述第二解码器是误差校正码解码器。
9.根据权利要求1所述的存储器装置，其中所述第一解码器经进一步配置以确定所述输入数据不含有误差。
10.根据权利要求9所述的存储器装置，其中所述第一解码器经进一步配置以基于确定所述输入数据不含有所述误差而提供所述输入数据作为所述输出数据。
11.一种耦合到存储器装置的控制器，其包括：
精确解码AD解码器，其经配置以：
从由所述存储器装置代管的第一快速解码FD解码器接收数据、有效性旗标及奇偶校验位；
响应于确定所述有效性旗标是第一值，将所述数据及所述奇偶校验位提供到第二FD解码器；
响应于确定所述有效性旗标是第二值：
使用所述奇偶校验位对所述数据执行误差校正操作；
将经校正的所述数据及所述奇偶校验位提供到所述第二FD解码器；及
所述第二FD解码器，其经配置以使用所述奇偶校验位对所述数据执行误差校正。
12.根据权利要求11所述的控制器，其中所述AD解码器经进一步配置以在所述有效性旗标包括所述第一值的情况下接收经校正数据。
13.根据权利要求11所述的控制器，其中所述AD解码器经进一步配置以在所述有效性旗标包括所述第二值的情况下接收原始数据。
14.根据权利要求11到13中任一权利要求所述的控制器，其中所述AD解码器是内解码器且所述第二FD解码器是外解码器。
15.一种设备，其包括：
存储器阵列，其经配置以存储数据及奇偶校验位；及
快速解码FD解码器，其经配置以接收所述数据及所述奇偶校验位且包括：
校正子计算单元，其经配置以从所述数据及所述奇偶校验位生成校正子；
误差校正单元，其经配置以：
使用所述校正子及所述奇偶校验位对所述数据执行误差校正码以基于校正所述数据的确定而生成经校正数据；及
将所述数据及所述经校正数据中的至少一者提供到由控制器代管的精确解码AD解码器；及
错误校正检查器单元，其经配置以：
基于所述误差校正单元是否将所述数据或所述经校正数据提供到所述AD解码器而生成有效性旗标；及
将所述有效性旗标提供到所述AD解码器。
16.根据权利要求15所述的设备，其中所述错误校正检查器单元经进一步配置以基于由所述校正子计算单元提供的所述校正子生成所述有效性旗标。
17.根据权利要求15到16中任一权利要求所述的设备，其中所述错误校正检查器单元经进一步配置以从所述误差校正单元接收消息，所述消息描述所述误差校正单元是否将所述数据或所述经校正数据中的所述至少一者提供到所述AD解码器。
18.根据权利要求15到16中任一权利要求所述的设备，其中FD解码器进一步包括奇偶校验位线。
19.一种用于使用快速解码FD解码器执行误差校正码的方法，其包括：
确定是否使用由存储器装置代管的所述FD解码器对页执行第一误差校正码；
基于执行所述第一误差校正的确定：
从所述页及奇偶校验位生成经校正页；及
生成第一有效性旗标；
将所述第一有效性旗标及所述经校正页提供到微控制器；及
基于不执行所述第一误差校正码的确定：
生成第二有效性旗标；
将所述第二有效性旗标、所述页及所述奇偶校验位提供到所述微控制器。
20.根据权利要求19所述的方法，其进一步包括基于接收所述第二有效性旗标，使用由所述微控制器代管的精确解码AD解码器利用所述奇偶校验位对所述页执行第二误差校正码。
21.根据权利要求19所述的方法，其进一步包括基于接收所述第一有效性旗标，放弃对所述页执行第二误差校正码。
22.根据权利要求19到21中任一权利要求所述的方法，其中所述FD解码器利用代数解码。
23.根据权利要求19到21中任一权利要求所述的方法，其中所述FD解码器利用组合逻辑。
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