JP7157516B2 - 階層デコーダを使用したエラー訂正 - Google Patents
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Description
Claims (13)
- メモリアレイと、
第1のデコーダと、
を備えたメモリデバイスであって、
前記第1のデコーダは、
前記メモリアレイから入力データを受信することと、
前記入力データがエラーを含むと判定することと、
前記エラーを訂正するとの決定に応答して、前記入力データに対するエラー検出に関連付けられた複数の動作を実行することであって、前記複数の動作は、前記入力データが前記エラーを含むとの判定に基づいて前記エラーを訂正して出力データを生成する、ことと、
前記エラーを訂正しないとの決定に応答して、前記入力データを前記出力データとして通過させることと、
前記入力データを処理したことに基づき、前記メモリデバイスに結合されたコントローラによってホスティングされる第2のデコーダに、前記出力データ、有効性フラグ、及び複数のパリティビットを提供することであって、前記有効性フラグの第1の値は、前記出力データにおいて前記エラーが訂正されていることを表し、前記有効性フラグの第2の値は、前記出力データにおいて前記エラーが訂正されていないことを表す、ことと、
を行うように構成される、メモリデバイス。 - 前記複数のパリティビットが、前記エラー検出を行うために使用される、請求項1に記載のメモリデバイス。
- 前記第1のデコーダがエラー訂正コードデコーダであり、前記第2のデコーダがエラー訂正コードデコーダである、請求項1に記載のメモリデバイス。
- 前記第1のデコーダが、
前記入力データがエラーを含まないと判定することと、
前記入力データが前記エラーを含まないと判定したことに基づいて、前記入力データを前記出力データとして提供することと、
を行うようにさらに構成される、請求項1に記載のメモリデバイス。 - メモリデバイスに結合されたコントローラであって、
高精度デコーディング(AD)デコーダであって、
前記メモリデバイスによってホスティングされる第1の高速デコーディング(FD)デコーダから、データ、有効性フラグ、及びパリティビットを受信することであって、前記有効性フラグの第1の値は、前記データにおいてエラーが訂正されていることを表し、前記有効性フラグの第2の値は、前記データにおいて前記エラーが訂正されていないことを表す、ことと、
前記有効性フラグが前記第1の値であると判定したことに応答して、前記データ及び前記パリティビットを第2のFDデコーダに提供することと、
前記有効性フラグが前記第2の値であると判定したことに応答して、
前記パリティビットを使用して前記データに対してエラー訂正動作を実行し、かつ、
訂正された前記データ及び前記パリティビットを前記第2のFDデコーダに提供することと、
を行うように構成されたADデコーダと、
前記パリティビットを使用して前記データに対してエラー訂正を実行するように構成された前記第2のFDデコーダと、
を含むコントローラ。 - 前記ADデコーダが、
前記有効性フラグが前記第1の値を含む場合に、訂正済みデータを受信することと、
前記有効性フラグが前記第2の値を含む場合に、生データを受信することと、
を行うようにさらに構成される、請求項5に記載のコントローラ。 - 前記ADデコーダがインナーデコーダであり、前記第2のFDデコーダがアウターデコーダである、請求項5または6に記載のコントローラ。
- データ及びパリティビットを記憶するように構成されたメモリアレイと、
前記データ及び前記パリティビットを受信するように構成された高速デコーディング(FD)デコーダと、
を含む装置であって、
前記FDデコーダは、
前記データ及び前記パリティビットからシンドロームを生成するように構成されたシンドローム計算ユニットと、
エラー訂正ユニットであって、
前記データを訂正するとの決定に基づき、前記シンドローム及び前記パリティビットを使用して前記データに対してエラー訂正コードを実行して、訂正済みデータを生成することと、
前記データ及び前記訂正済みデータのうちの少なくとも一方を、コントローラによってホスティングされる高精度デコーディング(AD)デコーダに提供することと、
を行うように構成されたエラー訂正ユニットと、
誤訂正チェッカユニットであって、
前記エラー訂正ユニットが前記訂正済みデータを前記ADデコーダに提供することに基づいて、第1の値を有する有効性フラグを生成し、前記エラー訂正ユニットが前記データを前記ADデコーダに提供することに基づいて、第2の値を有する有効性フラグを生成することと、
前記有効性フラグを前記ADデコーダに提供することと、
を行うように構成された誤訂正チェッカユニットと、
を含む、装置。 - 前記誤訂正チェッカユニットが、前記シンドローム計算ユニットによって提供された前記シンドロームに基づいて前記有効性フラグを生成するようにさらに構成される、請求項8に記載の装置。
- 前記誤訂正チェッカユニットが、前記エラー訂正ユニットが前記データまたは前記訂正済みデータのうちの前記少なくとも一方を前記ADデコーダに提供したかどうかを記述するメッセージを、前記エラー訂正ユニットから受信するようにさらに構成される、請求項8または9に記載の装置。
- 高速デコーディング(FD)デコーダを使用してエラー訂正コードを実行するための方法であって、
ページがエラーを含むか否かの判定に基づき、メモリデバイスによってホスティングされる前記FDデコーダを使用して前記ページに対して第1のエラー訂正コードを実行するか否かを決定することと、
前記第1のエラー訂正コードを実行するとの決定に基づき、
前記ページ及びパリティビットから訂正済みページを生成し、
第1の有効性フラグを生成し、かつ、
前記第1の有効性フラグ及び前記訂正済みページをマイクロコントローラに提供することと、
前記第1のエラー訂正コードを実行しないとの決定に基づき、
第2の有効性フラグを生成し、かつ、
前記第2の有効性フラグ、前記ページ及び前記パリティビットを前記マイクロコントローラに提供することと、
を含む方法。 - 前記第2の有効性フラグを受信したことに基づき、前記マイクロコントローラによってホスティングされる高精度デコーディング(AD)デコーダを使用して、前記パリティビットを使用して前記ページに対して第2のエラー訂正コードを実行することと、
前記第1の有効性フラグを受信したことに基づき、前記ページに対して第2のエラー訂正コードを実行することを差し控えることと、
をさらに含む、請求項11に記載の方法。 - 前記FDデコーダが、代数デコーディング及び組み合わせ論理のうちの一方を利用する、請求項11または12に記載の方法。
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