CN101567364B - 芯片在引脚上的多芯片封装构造 - Google Patents

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Abstract

本发明揭示一种芯片在引脚上的多芯片封装构造，主要包含两个或两个以上引脚、设置在引脚上的第一芯片、一个或更多的并叠设于第一芯片上的第二芯片以及封胶体。引脚在封胶体内的内脚部为共平面的全沉置配置，以使内脚部全部平行于封胶体的上下表面，内脚部至上表面的高度距离为内脚部至下表面的高度距离的三倍或三倍以上，并且这些第二芯片具有适当的数量，以使该封胶体由上表面至最邻近第二芯片的厚度大致相同于上述内脚部至下表面的高度距离。借此，引脚的内脚部不需要作出沉置弯折痕，便可达到上下模流平衡，承载多个芯片的引脚不致位移或倾斜。

Description

芯片在引脚上的多芯片封装构造 
技术领域
本发明有关于一种半导体装置，特别有关于一种芯片在引脚上(COL，Chip-On-Lead)的多芯片封装构造。 
背景技术
在传统的半导体封装构造中，导线架可作为芯片载体与电性转接媒介，依芯片承载的方式不同，封装形态可区分为：芯片在引脚上(COL，Chip-On-Lead)、引脚在芯片上(LOC，Lead-On-Chip)以及芯片承载于导线架的芯片垫(die pad)。其中，“芯片在引脚上”是将芯片的背面(即未形成有集成电路的表面)粘附于引脚的内部区段，再利用封胶体密封芯片与引脚。为了在模封注胶的过程中，达到上下模流平衡，通常会将引脚或芯片垫的系条(tie bar)做成为多道沉置弯折痕，这会导致引脚容易晃动。当受到模流压力的影响时，会造成引脚的位移或变形，故封胶体内应预留容许变形的空间，以防止芯片或引脚等内封装元件不当外露。因此，封装构造内可封设的芯片数量受到限制。特别是适用于“芯片在引脚上”的引脚本身即具有不足结构强度又需要堆叠多个芯片时，将使得芯片的位移倾斜问题更为严重，一旦芯片位置改变也就无法控制上下模流的平衡。 
请参阅图1所示，公知“芯片在引脚上”的多芯片封装构造100包含两个或两个以上第一引脚110、两个或两个以上第二引脚120、第一芯片130、第二芯片140以及封胶体150。这些第一引脚110与这些第二引脚120分别从该封胶体150的两个相对侧边往内延伸。这些第一引脚110具有两个或两个以上第一内脚部111与第一外脚部112；这些第二引脚120也具有两个或两个以上第二内脚部121与第二外脚部122。这些第一内脚部111的长度大于这些第二内 脚部122的长度，以供承载被贴设其上的该第一芯片130与该第二芯片140。这些第一外脚部112与这些第二外脚部122穿出该封胶体150的侧边并往外延伸弯折，以供对外接合。请再参阅图1所示，每一个第一内脚部111形成有第一下沉弯折痕114与第二下沉弯折痕115，以使这些第一内脚部111为沉置弯折。该第一芯片130设置在该第一内脚部111上并具有两个或两个以上第一焊垫133，该第一芯片130的背面贴设在该第一内脚部111。两条或两条以上第一焊线160电性连接这些第一焊垫133至这些第一内脚部111与这些第二内脚部121。该第二芯片140正向堆叠在该第一芯片130上并具有两个或两个以上第二焊垫143。两条或两条以上第二焊线170电性连接这些第二焊垫143至这些第一内脚部111与这些第二内脚部121。该封胶体150用以密封这些第一内脚部111、这些第二内脚部121、该第一芯片130、该第二芯片140、这些第一焊线160与这些第二焊线170，但显露这些第一外脚部112与这些第二外脚部122。请再参阅图1所示，由于这些第一内脚部111经过两次弯折(即第一下沉弯折痕114与第二下沉弯折痕115)才形成沉置形态，故会降低这些第一内脚部111的结构强度且不容易控制这些第一内脚部111的水平面。因此，在模封注胶的过程中，受到模流压力的影响，会因这些第一内脚部111支撑性不足，造成这些第一内脚部111产生晃动或位移，所以极可能发生这些第一内脚部111或这些第一芯片130与第二芯片140外露出该封胶体150的情形，再者，模流冲击造成这些第一焊线160与第二焊线170拉扯而断裂，使得封装不合格率更加提高。此外，为了避免该第二芯片140误触位于下方的这些第一焊线160，通常会在该第一芯片130与该第二芯片140之间设置间隔片190，但也因此缩短了芯片的可堆叠高度，而无法堆叠更多的芯片。由于该第二芯片140的周边不与该间隔片190粘接的部位(包含形成有这些第二焊垫143的部位)无法获得来自该间隔片190的支撑而在打线时成悬空部位，为了使这些第二焊线170有较良好的打线支撑，该第二芯片140必须有一定的厚度，但也因此限制了可堆叠芯片的数量。 
发明内容
有鉴于此，本发明的主要目的在于提供一种芯片在引脚上的多芯片封装构造，可达到上下模流平衡，并能减少模流干扰，防止引脚位移，故在“芯片在引脚上”封装形态的引脚上可堆叠更多数量的芯片而避免位移倾斜。 
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明所揭示的一种芯片在引脚上的多芯片封装构造，主要包含两个或两个以上第一引脚、第一芯片、一个或更多的第二芯片以及封胶体。每一个第一引脚具有第一内脚部。该第一芯片设置于这些第一引脚上，且与第一引脚电性连接。这些第二芯片叠设于该第一芯片之上，且与第一引脚电性连接。该封胶体密封该第一芯片、这些第二芯片以及这些第一引脚的这些第一内脚部，且该封胶体具有相对的第一表面与第二表面。其中，这些第一内脚部为共平面的全沉置配置，以使这些第一内脚部全部平行于该封胶体的第一表面与第二表面。并且，这些第一内脚部至该第一表面的高度距离为这些第一内脚部至该第二表面的高度距离的三倍或三倍以上，这些第二芯片的叠设数量为二个以上直到该封胶体由该第一表面至最邻近第二芯片的厚度相同于上述这些第一内脚部至该第二表面的高度距离。 
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。 
在前述的多芯片封装构造中，这些第二芯片的数量可为三个。 
在前述的多芯片封装构造中，该第一芯片可具有第一主动面、第一背面以及两个或两个以上形成于该第一主动面的第一焊垫，该第一背面贴附于这些第一引脚的这些第一内脚部。 
在前述的多芯片封装构造中，可另包含两条或两条以上第一焊线，其电性连接这些第一焊垫至这些第一引脚的这些第一内脚部。 
在前述的多芯片封装构造中，每一个第二芯片的厚度可不大于该第一芯片的厚度。 
在前述的多芯片封装构造中，每一个第一引脚可更具有第一外脚部，其由该封胶体的侧边延伸而出并弯折成形。 
在前述的多芯片封装构造中，这些第一引脚的第一外脚部可往该第一表面弯折。 
在前述的多芯片封装构造中，可另包含两个或两个以上第二引脚，每一个第二引脚具有第二内脚部，其中这些第二内脚部较短于这些第一内脚部，而使这些第二内脚部不用以承载该第一芯片。 
在前述的多芯片封装构造中，每一个第二引脚还可具有第二外脚部，其从该封胶体的侧边延伸而出并弯折成形。 
在前述的多芯片封装构造中，这些第二引脚的第二外脚部可往该第一表面弯折。 
在前述的多芯片封装构造中，每一个第二芯片具有两个或两个以上第二焊垫，这些第二芯片可为错位阶梯状堆叠，以不遮盖这些第二焊垫。 
在前述的多芯片封装构造中，可另包含两条或两条以上第二焊线，其电性连接这些第二焊垫至这些第二引脚的这些第二内脚部。 
在前述的多芯片封装构造中，可另包含两条或两条以上互连焊线，其电性连接相邻第二芯片的这些第二焊垫。 
在前述的多芯片封装构造中，这些第一引脚的厚度可不小于该第一芯片的厚度。 
在前述的多芯片封装构造中，可另包含引脚间距维持片，其贴设于这些两个或两个以上第一引脚的第一内脚部朝向该二表面的表面上。 
在前述的多芯片封装构造中，在该第一芯片与这些第二芯片中每一个芯片的厚度可被薄化至不大于上述这些第一内脚部至该第二表面的高度距离。 
在前述的多芯片封装构造中，在该第一芯片与这些第二芯片中每一个芯片的背面可全面贴附有电绝缘性芯片贴附层。 
由以上技术方案可以看出，本发明的芯片在引脚上的多芯片封装构造，有以下优点与功效： 
一、解决长久以来，“芯片在引脚上”封装类型中无法堆叠多颗芯片的问题。 
二、承载芯片的引脚的内脚部不会有任何沉置弯折痕，便可达到上下模流平衡，能减少对引脚的模流干扰，故在引脚上堆叠多颗芯片时而不致发生位移或倾斜。 
三、能减少非芯片的其它元件(如间隔片)对上下模流的影响，能堆叠更多芯片并方便于计算由封胶体的表面至最邻近芯片的厚度。 
四、能避免焊线产生错线的问题，以降低冲线风险。 
附图说明
图1为公知芯片在引脚上的多芯片封装构造的截面示意图； 
图2为根据本发明第一具体实施例的一种芯片在引脚上的多芯片封装构造的截面示意图； 
图3为根据本发明第二具体实施例的另一种芯片在引脚上的多芯片封装构造的截面示意图。 
附图标记说明 
100多芯片封装构造 
110第一引脚        111第一内脚部    112第一外脚部 
114第一下沉弯折痕 
115第二下沉弯折痕 
120第二引脚        121第二内脚部    122第二外脚部 
130第一芯片        133第一焊垫 
140第二芯片        143第二焊垫 
150封胶体          160第一焊线      170第二焊线 
190间隔片 
200多芯片封装构造                   201全沉置平面 
210第一引脚        211第一内脚部    212第一外脚部 
220第二引脚        221第二内脚部    222第二外脚部 
230第一芯片    231第一主动面      232第一背面 
233第一焊垫    234电绝缘性芯片贴附层 
240第二芯片    240A第二芯片       241第二主动面 
242第二背面    243第二焊垫 
244电绝缘性芯片贴附层 
250封胶体      251第一表面        252第二表面 
260第一焊线    270第二焊线        280互连焊线 
290引脚间隔维持片 
H1第一内脚部至第一表面的高度距离 
H1’第一内脚部至第一表面的高度距离 
H2第一内脚部至第二表面的高度距离 
H2’第一内脚部至第二表面的高度距离 
T1由第一表面至最邻近第二芯片的厚度 
T1’由第一表面至最邻近第二芯片的厚度 
具体实施方式
第一具体实施例 
根据本发明的第一具体实施例，如图2所示，一种芯片在引脚上的多芯片封装构造200主要包含两个或两个以上第一引脚210、第一芯片230、一个或更多的第二芯片240以及封胶体250。 
请参阅图2所示，每一个第一引脚210具有第一内脚部211与第一外脚部212，其中“内脚部”为引脚被封设在封胶体250内的部位；“外脚部”指引脚延伸在封胶体250之外的部位。这些第一引脚210可属于同一个导线架，其材质可为铁、铜或其他金属材料，并具有适当厚度(约0.125mm或更大)，达到足以承载这些第一芯片230与第二芯片240的结构强度。较佳地，这些第一引脚210的厚度可不小于该第一芯片230的厚度。并且，这些第一内脚部211为共平面的全沉置配置，换言之，这些第一内脚部211为全沉置形态而形成于全 沉置平面201，以不破坏承载芯片的支撑强度。在此所指“全沉置形态”指内脚部形成在同一平面的下沉形态，而不形成沉置弯折痕。所谓“沉置弯折”指第一内脚部弯折成垂直或是其他角度，以形成不同平面的弯曲。具体地说，这些第一内脚部211由该封胶体250的侧边往内延伸通过该第一芯片230的背面，以使该第一芯片230的背面承载在这些第一内脚部211的特定区段上，但这些第一内脚部211仍具有不被由该第一芯片230覆盖的接指。在本实施例中，这些第一内脚部211的长度可超过该多芯片封装构造200的中心线，用以承载该第一芯片230与这些第二芯片240。在本实施例中，每一个第一引脚210的该第一外脚部212，其从该封胶体250的侧边延伸而出并弯折成形，以供接合至外部印刷电路板(图中未示出)。这些第一外脚部212可弯折成海鸥脚(gulllead)，或者可以弯折成其他形状，如I形或J形等。 
请再参阅图2所示，该第一芯片230设置于这些第一引脚210上，且与这些第一引脚210电性连接。该第一芯片230的厚度可约为0.125mm。该第一芯片230可具有第一主动面231、第一背面232以及两个或两个以上形成于该第一主动面231的第一焊垫233，该第一背面232贴附于这些第一引脚210的这些第一内脚部211。这些第一焊垫233可排列于该第一芯片230的单一侧边。在本实施例中，该第一芯片230的第一背面232可全面贴附有电绝缘性芯片贴附层234，以作为粘晶并增加芯片的抗断裂强度，故该第一芯片230可以更加薄化。具体地说，可利用该电绝缘性芯片贴附层234粘接该第一芯片230的该第一背面232至这些第一内脚部211，达到“芯片在引脚上”的封装形态。其中，该电绝缘性芯片贴附层234的厚度可约为0.025mm。 
请参阅图2所示，这些第二芯片240叠设于该第一芯片230之上，且与这些第一引脚210电性连接。具体地说，这些第二芯片240可为错位阶梯状堆叠在该第一芯片230上，并显露这些第一焊垫233，以供后续的打线步骤。每一个第二芯片240可具有第二主动面241、第二背面242以及两个或两个以上形成于该第二主动面241的第二焊垫243。较佳地，这些第二芯片240可为错位阶梯状堆叠，以不遮盖这些第二焊垫243，故能减少非芯片的其它元件(如间 隔片)对上下模流的影响，并可堆叠更多第二芯片240。在本实施例中，每一个第二芯片240的第二背面242可全面贴附有电绝缘性芯片贴附层244，以作为粘晶并增加芯片的抗断裂强度，故该第二芯片240可以更加薄化，该电绝缘性芯片贴附层244粘接位于其下方的该第一芯片230或这些第二芯片240的主动面。具体地说，这些第二芯片240可实质相同于该第一芯片230。例如，该第一芯片230与该第二芯片240可为尺寸相同且这些焊垫排列也相同的芯片。在本实施例中，这些第二芯片240的数量可为三个。该多芯片封装构造200更适用于堆叠四个或八个芯片，在本实施例中，该多芯片封装构造200所堆叠的芯片数量为四个。每一个第二芯片240的厚度可不大于该第一芯片230的厚度。具体地说，每一个第二芯片240的厚度可大概等于该第一芯片230的厚度，每一个第二芯片240的厚度可约为0.125mm。 
通常该封胶体250以压模方式形成，其用以避免该第一芯片230、这些第二芯片240以及这些第一内脚部211受外界污染物侵入污染。请参阅图2所示，该封胶体250密封该第一芯片230、这些第二芯片240以及这些第一引脚210的这些第一内脚部211，其中该封胶体250具有相对的第一表面251与第二表面252。在本实施例中，这些第一引脚210的第一外脚部212从该封胶体250的侧边往外延伸并可往该封胶体250的第一表面251弯折。 
请参阅图2所示，由于这些第一内脚部211为共平面的全沉置配置，所以可以使这些第一内脚部211全部平行于该封胶体250的第一表面251与第二表面252。换言之，该全沉置平面201与该第一表面251及该第二表面252为平行。由这些第一内脚部211至该第一表面251具有等宽距的高度距离H1，由这些第一内脚部211至该第二表面252也具有等宽距的高度距离H2。并且利用“全沉置形态”的这些第一内脚部211，这些第一内脚部211至该第一表面251的高度距离H1为这些第一内脚部211至该第二表面252的高度距离H2的三倍或三倍以上，并且这些第二芯片240具有适当的数量，以使该封胶体250由该第一表面251至最邻近第二芯片240A的厚度T1大致相同于这些第一内脚部211至该第二表面252的高度距离H2，以达到上下模流平衡。上述厚度T1为该封 胶体250的该第一表面251与最邻近第二芯片240A的该第二主动面241之间的最短垂直高度距离，这些第一内脚部211至该第二表面252的高度距离H2指这些第一内脚部211的表面(未设置有该第一芯片230的表面)与该第二表面252之间的最短垂直高度距离。具体地说，上述厚度T1与这些第一内脚部211至该第二表面252的高度距离H2可约为0.138mm，达到相同数值。较佳地，在该第一芯片230与这些第二芯片240中每一个芯片的厚度可被薄化至不大于上述这些第一内脚部211的表面(未设置有该第一芯片230的表面)至该第二表面252的高度距离H2，以供堆叠更多的芯片。 
在本实施例中，该多芯片封装构造200的厚度设定为1.000mm。具体地说，这些第一内脚部211至该第一表面251的高度距离H1指这些第一内脚部211的表面(设置有该第一芯片230的表面)与该第一表面251之间的距离，其为该第一芯片230的厚度(约0.125mm)、每一个第二芯片240的厚度(约0.125mm)、每一层电绝缘性芯片贴附层234、244的厚度(0.025mm)以及上述厚度T1(约0.138mm)的加总，故这些第一内脚部211至该第一表面251的高度距离H1约为0.738mm。而这些第一内脚部211至该第二表面252的高度距离H2约为0.138mm。由上述可知，在本实施例中，这些第一内脚部211至该第一表面251的高度距离H1约为这些第一内脚部211至该第二表面252的高度距离H2的五倍。在不同实施例中，这些第一内脚部211至该第一表面251的高度距离H1与这些第一内脚部211至该第二表面252的高度距离H2的比值可为3∶1或4∶1。 
因此，这些第一引脚210的这些第一内脚部211不需要额外形成沉置弯折痕，便可达到上下模流平衡，并能减少模流干扰，从而防止芯片位移倾斜、引脚外露及焊线断裂等问题，故这些第一引脚210上可堆叠更多数量的芯片而不致位移。由于这些第一引脚210为全沉置配置且不易受模流干扰，因此这些第一引脚210的第一内脚部211可平行地邻近该封胶体250的该第二表面252，相对使得该第一芯片230上方空出更多的堆叠空间以供堆叠更多数量的第二芯片240，故能在不增加封装构造整体厚度的条件下堆叠更多的芯片，以扩充内 存容量。较佳地，这些第二芯片240可为错位阶梯状堆叠，故能减少非芯片的其它元件(如间隔片)对上下模流的影响，以堆叠更多第二芯片240并便于计算该封胶体250由该第一表面251至最邻近的第二芯片240A的厚度T1。此外，在制造过程中，能省略形成沉置弯折的步骤，以缩短该多芯片封装构造200的制造时间。 
请参阅图2所示，在本实施例中，该多芯片封装构造200可另包含两个或两个以上第二引脚220，每一个第二引脚220具有第二内脚部221，其为这些第二引脚220被该封胶体250密封的区段。这些第二引脚220与这些第一引脚210可属于同一导线架，而这些第二引脚220与这些第一引脚210分别位于该多芯片封装构造200的两个相对应侧。在本实施例中，这些第二引脚220的厚度也可不小于该第一芯片230的厚度。具体地说，这些第二引脚220的厚度可大概等于这些第一引脚210的厚度(约0.125mm或更大)。该多芯片封装构造200可适用于薄型小尺寸封装(TSOP，Thin Small Outline Package)，其脚数可为48个引脚，故该第一引脚210的数量与该第二引脚220数量可分别为24个。在本实施例中，这些第二引脚220的第二内脚部221较短于这些第一内脚部211，这些第二内脚部221排列于该封胶体250的同一侧边并朝向该第一芯片230往内延伸，但不延伸至该第一芯片230下方，故这些第二引脚220的第二内脚部221不用以承载该第一芯片230。请再参阅图2所示，较佳地，这些第二内脚部221为共平面的全沉置配置，并形成于该全沉置平面201。在本实施例中，这些第二引脚220的这些第二外脚部222从该封胶体250的侧边延伸而出并弯折成形。这些第二引脚220的第二外脚部222也可往该第一表面251弯折。 
请参阅图2所示，具体地说，该多芯片封装构造200可另包含两条或两条以上第一焊线260，其电性连接这些第一焊垫233至这些第一引脚210的这些第一内脚部211与这些第二引脚220的这些第二内脚部221。更具体地说，可利用两条或两条以上第二焊线270以电性连接这些第二焊垫243至这些第二引脚220的这些第二内脚部221，达到该第二芯片240与这些第二引脚220的电性互连。较佳地，该多芯片封装构造200可另包含两条或两条以上互连焊线280， 其电性连接相邻第二芯片240的这些第二焊垫243。这些互连焊线280的其中之一可电性连接相邻的这些第二焊垫243与这些第一焊垫233，以使这些第二芯片240可借由这些第一焊线260传递电气信号至这些第一内脚部211。因此，借由这些互连焊线280可避免这些第一焊线260与这些第二焊线270产生错线的问题，以降低冲线风险。此外，由于该第一芯片230与这些第二芯片240之间的错位阶梯状堆叠能提供位于其上方的第二芯片240较佳地打线支撑，故即使这些第二芯片240被薄化仍不会有因打线支撑性不足而造成这些第二芯片240断裂的问题。另可进一步维持这些第二芯片240于打线作业时结构的完整，以使芯片免于受损。 
第二具体实施例 
在本发明的第二具体实施例中，请参阅图3所示，揭示另一种芯片在引脚上的多芯片封装构造，其主要架构与本发明的第一具体实施例大致相同，故沿用第一具体实施例的元件符号且不再重复赘述。该多芯片封装构造主要包含两个或两个以上第一引脚210、第一芯片230、一个或更多的第二芯片240以及封胶体250。在本实施例中，这些第一引脚210的第一内脚部211至该封胶体250的第一表面251的高度距离H1’约为这些第一内脚部211至该封胶体250的第二表面252的高度距离H2’的三倍，并且这些第二芯片240具有适当的数量，以使上述这些第一内脚部211至该封胶体250的第二表面252的高度距离H2’大致相同于该封胶体250由该第一表面251至最邻近的第二芯片240A的厚度T1’，以达到上下模流平衡。请再参阅图3所示，该多芯片封装构造可另包含引脚间距维持片290，其贴设于两个或两个以上第一引脚210的第一内脚部211的表面上(该表面朝向该封胶体250的第二表面252)。因此，该引脚间距维持片290能维持这些第一引脚210的第一内脚部211之间的间距，以避免在模封注胶的过程中，这些第一引脚210受模流影响而产生位移。该引脚间距维持片290的厚度可约为0.070mm。该引脚间距维持片290可为电绝缘性胶带，例如聚酰亚胺(PI，Polyimide)胶带。 
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的 限制，本发明技术方案范围应当以所附权利要求书为准。任何熟悉本领域的技术人员可利用上述揭示的技术内容做出些许变动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。 

Claims (11)

1.一种芯片在引脚上的多芯片封装构造，包含：
两个或两个以上第一引脚，每一个第一引脚具有第一内脚部；
第一芯片，设置于所述第一引脚上，且与所述第一引脚电性连接；
一个或更多的第二芯片，叠设于该第一芯片之上，且与所述第一引脚电性连接；以及
封胶体，密封该第一芯片、所述第二芯片以及所述第一引脚的所述第一内脚部，其中该封胶体具有相对的第一表面与第二表面；
其特征在于，所述第一内脚部为共平面的全沉置配置，以使所述第一内脚部平行于该封胶体的第一表面与第二表面，并且所述第一内脚部至该第一表面的高度距离为所述第一内脚部至该第二表面的高度距离的三倍或三倍以上，所述第二芯片的叠设数量为二个以上直到该封胶体由该第一表面至最邻近第二芯片的厚度相同于上述这些第一内脚部至该第二表面的高度距离。
2.如权利要求1所述的芯片在引脚上的多芯片封装构造，其特征在于，所述第一芯片具有第一主动面、第一背面以及两个或两个以上形成于该第一主动面的第一焊垫，该第一背面贴附于所述第一引脚的所述第一内脚部，该多芯片封装构造另包含两条或两条以上第一焊线，其电性连接所述第一焊垫至所述第一引脚的所述第一内脚部。
3.如权利要求1所述的芯片在引脚上的多芯片封装构造，其特征在于，每一个第二芯片的厚度不大于该第一芯片的厚度。
4.如权利要求1所述的芯片在引脚上的多芯片封装构造，其特征在于，每一个第一引脚还具有第一外脚部，其从该封胶体的侧边延伸而出并弯折成形，其中所述第一引脚的第一外脚部往该第一表面弯折。
5.如权利要求1所述的芯片在引脚上的多芯片封装构造，其特征在于，该多芯片封装构造另包含两个或两个以上第二引脚，每一个第二引脚具有第二内脚部，其中所述第二内脚部较短于所述第一内脚部，使所述第二内脚部不用以 承载该第一芯片。 
6.如权利要求5所述的芯片在引脚上的多芯片封装构造，其特征在于，每一个第二引脚还具有第二外脚部，其从该封胶体的侧边延伸而出并弯折成形，其中所述第二引脚的第二外脚部往该第一表面弯折。 
7.如权利要求5所述的芯片在引脚上的多芯片封装构造，其特征在于，每一个第二芯片具有两个或两个以上第二焊垫，所述第二芯片为错位阶梯状堆叠，以不遮盖所述第二焊垫。 
8.如权利要求1所述的芯片在引脚上的多芯片封装构造，其特征在于，所述第一引脚的厚度不小于该第一芯片的厚度。 
9.如权利要求1所述的芯片在引脚上的多芯片封装构造，其特征在于，该多芯片封装构造另包含引脚间距维持片，其贴设于所述两个或两个以上第一引脚的第一内脚部朝向该第二表面的表面上。 
10.如权利要求1所述的芯片在引脚上的多芯片封装构造，其特征在于，所述第一芯片与所述第二芯片中每一个芯片的厚度被薄化至不大于上述这些第一内脚部至该第二表面的高度距离。 
11.如权利要求10所述的芯片在引脚上的多芯片封装构造，其特征在于，所述第一芯片与所述第二芯片中每一个芯片的背面全面贴附有电绝缘性芯片贴附层。 
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