CN101567355A - 半导体封装基板及其制法 - Google Patents
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Abstract
一种半导体封装基板及其制法，该半导体封装基板包括：基板本体，至少一表面具有多个电性连接垫；多个导电柱，分别完全包覆各该电性连接垫；以及绝缘保护层，形成于该基板本体表面，且具有显露部以露出该导电柱；从而可缩小导电柱之间的间距、避免产生应力集中、避免底部填充材料造成溢流、以及降低封装高度。
Description
技术领域
本发明涉及一种半导体封装基板及其制法，特别是涉及一种形成有导电柱的半导体封装基板及其制法。
背景技术
在现行覆晶(Flip Chip)技术中，于集成电路(IC)的半导体芯片的主动面上具有电极垫，而有机电路板亦具有相对应该电极垫的电性连接垫，于该半导体芯片的电极垫与电路板的电性连接垫之间形成有焊锡结构或其他导电粘着材料，该焊锡结构或导电粘着材料提供该半导体芯片以及电路板之间的电性连接以及机械性的连接，相关制造工艺即如图1A至图1F所示。
请参阅图1A，首先，提供一表面具有多个电性连接垫111及线路112的电路板11。
请参阅图1B，接着于该形成有电性连接垫111的电路板11表面上以印刷、旋涂或贴合形成一绝缘保护层12，并通过图案化工艺于该绝缘保护层12中形成开孔120以露出部分该电性连接垫111的上表面。
请参阅图1C，在该绝缘保护层12及开孔120表面形成有一导电层13，该导电层13主要作为后述电镀焊锡材料所需的电流传导路径。
请参阅图1D，接着于该电路板11上形成一阻层14，并经图案化工艺，以于该阻层14中形成开孔140并露出该绝缘保护层开孔120。
请参阅图1E，再对该电路板11进行电镀(Electroplating)工艺，通过该导电层13具导电特性，从而在进行电镀时作为电流传导路径，以在该阻层开孔140及绝缘保护层开孔120中形成一导电柱15，且该导电柱15顶缘突出于该绝缘保护层开孔120，并在阻层开孔140中形成侧缘151。
请参阅图1F，移除该阻层14及其所覆盖的导电层13，使该导电柱15于该绝缘保护层12表面形成凸出的侧缘151。
但是，上述现有制法中，该绝缘保护层开孔120的尺寸及该阻层开孔140的尺寸皆十分微细，一般约50μm-60μm，故对位极为不易，为使该阻层开孔140可与该绝缘保护层开孔120对位，通常将该阻层开孔140的尺寸加大，藉以降低对位的困难度及提高工艺对位准确度，而当绝缘保护层开孔120孔径更小时，受限于机台精度，阻层开孔140的尺寸亦可能加大至绝缘保护层开孔120的两倍。
但是，加大该阻层开孔140的尺寸，导致该导电柱15的顶面产生侧缘151，使各该导电柱15之间的间距必须加大，如此即无法于该导电柱15顶面上形成细间距的预焊锡凸块。
且该导电柱15的侧缘151是凸出于该绝缘保护层12表面，容易因温度变化及CTE(coefficient ofthermal expansion)差异产生应力，并集中于该导电柱15与侧缘151之间，而出现破坏的情况。
因此，如何提出一种半导体封装电路板及其制法，以形成细间距的导电柱，实已成为目前业界亟待克服的难题。
发明内容
鉴于上述的缺陷，本发明的一目的是提供一种半导体封装基板及其制法，以于基板本体的电性连接垫上形成细间距的导电柱。
本发明的又一目的是提供一种半导体封装基板及其制法，以避免产生应力集中的情况。
本发明的再一目的是提供一种半导体封装基板及其制法，以限制底部填充材料的流动位置。
本发明的另一目的是提供一种半导体封装基板及其制法，以降低封装后的整体厚度。
为达到上述及其他目的，本发明提出一种半导体封装基板，包括：基板本体，至少一表面具有多个电性连接垫及多条线路；多个导电柱，分别完全包覆各该电性连接垫；以及绝缘保护层，形成于该基板本体表面，且具有显露部以露出该导电柱。
该基板本体表面还包括有介电层，于该介电层表面具有该电性连接垫及线路，且于该基板本体的介电层与电性连接垫，以及介电层与线路之间具有一导电层。
本发明还提供一种半导体封装基板的制法，包括：提供至少一表面具有多个电性连接垫及多条线路的基板本体；于各该电性连接垫表面上形成有一导电柱，使该导电柱完全包覆该电性连接垫的顶面及侧表面；以及于该基板本体表面形成一绝缘保护层，且该绝缘保护层表面形成显露部，以通过该显露部露出该导电柱。
该电性连接垫及线路的制造工艺包括：提供一表面具有介电层的基板本体；于该介电层表面形成一导电层；于该导电层上形成一第一阻层，且于该第一阻层中形成多个开口以露出部分的导电层；以及于所述开口中电镀形成该电性连接垫及线路。
该导电柱的制造工艺包括：移除该第一阻层；于该导电层上形成有一第二阻层，且于该第二阻层中对应该电性连接垫位置形成有开孔，以完全露出该电性连接垫的顶面及侧表面；以及于所述开孔中的电性连接垫表面形成该导电柱；还包括移除该第二阻层及其所覆盖的导电层。
上述的半导体封装基板及其制法中，该显露部为多个未贯穿该绝缘保护层的凹部，从而以各别露出各该导电柱的顶面及其周围侧表面；或该显露部为多个贯穿该绝缘保护层的开孔，并露出该基板本体部分表面，从而以对应完全露出各该导电柱的顶面及侧表面；或该显露部为一未贯穿该绝缘保护层的凹陷区，以露出各该导电柱的顶面及其周围侧表面；或该显露部为一贯穿该绝缘保护层的开槽，并露出该基板本体部分表面，以完全露出各该导电柱的顶面及侧表面。
本发明的半导体封装基板及其制法，该导电柱的顶端无现有的侧缘，而可避免产生应力集中，且该导电柱完全包覆在该电性连接垫的顶面及侧表面，得有较佳的结合强度以避免破坏，且该电性连接垫的宽度与一般线路层的线宽相近，既使该导电柱完全包覆该电性连接垫，该导电柱的尺寸亦小于现有具侧缘的导电柱，而得以形成细间距的导电柱；之后还于该基板本体表面形成该绝缘保护层，且该绝缘保护层表面形成一显露部，而该显露部为多个凹部、多个开孔、一凹陷区或一开槽以露出所述导电柱的顶面及其周围侧表面，从而于形成该导电柱后再形成该绝缘保护层，从而可避免现有制造工艺中先形成绝缘保护层再电镀形成导电柱，因阻层与绝缘保护层之间开孔对位问题，导致该导电柱顶端于绝缘保护层表面形成侧缘，使得该导电柱之间的间距无法缩小；并可通过该凹部、开孔、凹陷区或开槽限制该底部填充材料的流动位置以避免产生溢胶的情况；又得通过该凹部、开孔、凹陷区或开槽以降低半导体封装件的整体厚度。
附图说明
图1A至图1F为现有嵌埋半导体芯片的制法流程图；
图2A至图2J为本发明的嵌埋半导体芯片的基板的制法流程图；
图2J’为图2J的另一实施方式剖视图；
图3A及图3B为本发明的嵌埋半导体芯片的基板的制法流程图；以及
图3B’为图3B的另一实施方式剖视图。
主要元件符号说明：
11、20 基板本体 111、241 电性连接垫
12 绝缘保护层 120 绝缘保护层开孔
13、22 导电层 14 阻层
140 阻层开孔 15、26 导电柱
151 侧缘 21 介电层
23 第一阻层 230 第一阻层开口
24 线路 241a、26a 顶面
241b、26b 侧表面 25 第二阻层
250 第二阻层开 27 绝缘保护层
270 凹部 271 开孔
272 凹陷区 273 开槽
28 光罩 281、281’ 不透光区域
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点与功效。
第一实施例
请参阅图2A至图2J，为本发明的半导体封装基板及其制法。
请参阅图2A，首先提供至少一表面形成有介电层21的基板本体20，且于该介电层21上形成一导电层22，该导电层22主要作为后述电镀金属材料所需的电流传导路径，其可由金属或沉积数层金属层所构成，如选自铜、锡、镍、铬、钛、铜-铬等单层或多层结构，或可使用例如聚乙炔、聚苯胺或有机硫聚合物等导电高分子材料。
请参阅图2B，于该导电层22上利用印刷、旋涂或贴合等方式形成一第一阻层23，且该第一阻层23通过曝光、显影等图案化工艺以形成有多个开口230，以露出基板本体20表面部分的导电层22，该第一阻层23可为一例如干膜或液态光阻等光阻层(Photoresist)。
请参阅图2C，于该第一阻层23的开口230中的导电层22表面进行电镀(Electroplating)工艺，通过该导电层22具导电特性，从而在进行电镀时作为电流传导路径，以在所述开口230中电镀形成有线路24及电性连接垫241，且该线路24或电性连接垫241电性连接该基板本体20(图式中未表示)；但是关于基板本体形成导电线路及电性连接垫的制造工艺技术繁多，乃业界所周知的工艺技术，非本发明的重点，为避免模糊本发明的发明重点，故未再予赘述。
请参阅图2D，移除该第一阻层23，以露出该线路24、电性连接垫241及未被遮覆的导电层22。
请参阅图2E，于该线路24、电性连接垫241及导电层22表面形成有一第二阻层25，该第二阻层25为一例如干膜或液态光阻等光阻层(Photoresist)，再通过曝光、显影等图案化工艺使该第二阻层25形成多个开口250以露出该电性连接垫241，从而以完全露出该电性连接垫241的顶面241a及侧表面241b。
请参阅图2F，对该基板本体20进行电镀工艺，通过该导电层22具导电特性作为电流传导路径，以在所述开口250中的电性连接垫241表面上电镀形成一导电柱26，使该导电柱26完全包覆该电性连接垫241的顶面241a及侧表面241b，得有较佳的结合强度以避免破坏，且该电性连接垫241的宽度与一般线路层24的线宽相近，既使该导电柱26完全包覆该电性连接垫241，且该导电柱241的尺寸亦小于现有具侧缘151的导电柱15，而得以形成细间距的导电柱15；该导电柱26的材料可为诸如铅、锡、银、铜、金、铋、锑、锌、镍、锆、镁、铟、碲以及镓等金属的其中一者；但是，依实际操作的经验，由于铜为成熟的被电镀材料且成本较低，该导电柱26由电镀铜所构成为较佳，但非以此为限。
请参阅图2G，移除该第二阻层25及其所覆盖的导电层22。
请参阅图2H，于该基板本体20的介电层21表面形成一绝缘保护层27；于本实施例中，是利用印刷、旋涂及贴合的任一方式将该绝缘保护层27形成于该基板本体20的介电层21、线路24及导电柱26表面，该绝缘保护层27可为感光性绝缘防焊材料，例如以环氧树脂为基材的绿漆等，具有缩锡与防焊特性的材料所制成，该绝缘保护层27亦可为有机及无机的抗氧化膜的任一具有缩锡与防焊特性的材料所制成，并非以绿漆为限。
请参阅图2I，于该绝缘保护层27表面置有一具有不透光区域281的光罩28，使未为该不透光区域281所覆盖的绝缘保护层27进行曝光(硬化)。
请参阅图2J，之后移除该绝缘保护层27未被曝光部分(未硬化)的表面，进而于该绝缘保护层27表面形成多个为凹部270的显露部，从而以对应显露各该导电柱26的顶面26a及其周围侧表面26b，之后该绝缘保护层27的凹部270下未被曝光部分再进行曝光，使该凹部270完全硬化成形；该绝缘保护层27的凹部270环绕在该导电柱26的周围，且凹部270未贯穿该绝缘保护层27，使得后续封装工艺中，于该导电柱26顶端形成的焊锡凸块的形状接近圆形，从而以降低应力集中及接合时的桥接异常。
另请参阅图2J’，或将该绝缘保护层27未被曝光部分(未硬化)全部移除，以成为多个为开孔271的显露部，并露出该基板本体20的介电层21部分表面，从而以个别完全露出该导电柱26的顶面26a及侧表面26b，使该导电柱26周围无绝缘保护层27，而于封装接合时焊锡完整包覆导电柱26，以降低封装的应力。
本发明还提出一种半导体封装基板，其包括：基板本体20，至少一表面具有线路24及多个电性连接垫241；多个导电柱26，个别完全包覆形成于该电性连接垫241的顶面241a及侧表面241b；以及绝缘保护层27，形成于该基板本体20表面，且于该绝缘保护层27表面形成有多个为凹部270的显露部，其中，该凹部270未贯穿该绝缘保护层27，并对应露出各该导电柱26的顶面26a及其周围侧表面26b。
该半导体封装基板的绝缘保护层27表面，亦可形成有多个贯穿绝缘保护层27的开孔271，并露出该基板本体部分表面，以对应完全露出各该导电柱26的顶面26a及侧表面26b。
该基板本体20的介电层21与电性连接垫241，以及介电层21与线路24之间具有一导电层22，该导电层22的材料是选自铜、锡、镍、铬、钛及铜-铬合金所组群组的其中一者，或该导电层22可为导电高分子材料。
该导电柱26的材料是选自铅、锡、银、铜、金、铋、锑、锌、镍、锆、镁、铟、碲以及镓等金属的其中一者。
第二实施例
请参阅图3A及图3B，为本发明的另一实施制法，与前一实施例的不同处在于该光罩的不透光区域是全部覆盖各该导电柱，并包括各该导电柱之间的区域。
如图3A所示，是接续第一实施例的图2I，该光罩28的不透光区域281’是完全覆盖在各该导电柱26，以及各该导电柱26之间的区域，使未为该不透光区域281所覆盖的绝缘保护层27进行曝光。
请参阅图3B，之后移除该绝缘保护层27未被曝光部分的表面，进而于该绝缘保护层27表面形成一为凹陷区272的显露部，该凹陷区272未贯穿该绝缘保护层27，并露出各该导电柱26的顶面26a及其周围侧表面26b，之后该绝缘保护层27的凹陷区272下未被曝光部分再进行曝光，使该凹陷区272完全硬化成形，得通过该凹陷区272以避免封装用的底部填充材料(Underfill)产生溢流，而得限制底部填充材料的流动。
另请参阅图3B’，或将该绝缘保护层27未被曝光部分(未硬化)全部移除，以成为一为开槽273的显露部，以露出该基板本体20的介电层21部分表面，并完全露出该导电柱26的顶面26a及侧表面26b；由于该导电柱26周围无绝缘保护层27，而得避免封装用的底部填充材料(Underfill)产生溢流以限制底部填充材料的流动，并可降低封装高度，以及降低结合应力。
本发明还提出一种半导体封装基板，其包括：基板本体20，至少一表面具有线路24及多个电性连接垫241；多个导电柱26，完全包覆形成于该电性连接垫241的顶面241a及侧表面241b；以及绝缘保护层27，形成于该基板本体20表面，且于该绝缘保护层27表面形成有一为凹陷区272的显露部，其中，该凹陷区272未贯穿该绝缘保护层27，并露出各该导电柱26的顶面26a及其侧表面26b。
该半导体封装基板的绝缘保护层27表面，亦可形成一贯穿该绝缘保护层27的开槽273，并露出该基板本体部分表面，以完全露出各该导电柱26的顶面26a及侧表面26b。
本发明的半导体封装基板及其制法，该导电柱的顶端无现有的侧缘，故受温度变化时应力较小，且该导电柱完全包覆在该电性连接垫的顶面及侧表面，得有较佳的结合强度以避免破坏，且该电性连接垫的宽度与一般线路层的线宽相近，该导电柱的尺寸也小于现有具侧缘的导电柱；之后还于该基板本体表面形成该绝缘保护层，且该绝缘保护层表面形成一为凹部、开孔、凹陷区或开槽的显露部以露出所述导电柱的顶面及其周围侧表面，从而于形成该导电柱后再形成该绝缘保护层，可避免现有制造工艺中先形成绝缘保护层再电镀形成导电柱，因阻层与绝缘保护层之间开孔对位问题，导致该导电柱顶端于绝缘保护层表面形成侧缘，使得该导电柱之间的间距无法缩小；并可通过该显露部限制该底部填充材料的流动位置来避免产生溢胶的情况；又得通过该显露部来降低半导体封装件的整体厚度。
上述实施例仅为例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与变化。因此，本发明的权利保护范围，应以权利要求书的范围为依据。
Claims (15)
1、一种半导体封装基板，其特征在于，包括：
基板本体，至少一表面具有多个电性连接垫及多条线路；
多个导电柱，分别完全包覆各该电性连接垫；以及
绝缘保护层，形成于该基板本体表面，且具有显露部以露出该导电柱。
2、根据权利要求1所述的半导体封装基板，其特征在于：该基板本体表面还包括有介电层，于该介电层表面具有该电性连接垫及线路。
3、根据权利要求2所述的半导体封装基板，其特征在于：还包括该基板本体的介电层与电性连接垫之间具有一导电层，以及介电层与线路之间具有一导电层。
4、根据权利要求1所述的半导体封装基板，其特征在于：该显露部为多个未贯穿该绝缘保护层的凹部，以对应露出各该导电柱的顶面及其周围侧表面。
5、根据权利要求1所述的半导体封装基板，其特征在于：该显露部为多个贯穿该绝缘保护层的开孔，并露出该基板本体部分表面，以对应完全露出各该导电柱的顶面及侧表面。
6、根据权利要求1所述的半导体封装基板，其特征在于：该显露部为一未贯穿该绝缘保护层的凹陷区，以露出各该导电柱的顶面及其周围侧表面。
7、根据权利要求1所述的半导体封装基板，其特征在于：该显露部为一贯穿该绝缘保护层的开槽，并露出该基板本体部分表面，以完全露出各该导电柱的顶面及侧表面。
8、一种半导体封装基板的制法，其特征在于，包括：
提供至少一表面具有多个电性连接垫及多条线路的基板本体；
于各该电性连接垫表面上形成有一导电柱，使该导电柱完全包覆该电性连接垫的顶面及侧表面；以及
于各该基板本体表面形成一绝缘保护层，且该绝缘保护层表面形成显露部，通过该显露部以露出各该导电柱。
9、根据权利要求8所述的半导体封装基板的制法，其特征在于，该电性连接垫及线路的制造工艺包括：
提供一表面具有介电层的基板本体；
于该介电层表面形成一导电层；
于该导电层上形成一第一阻层，且于该第一阻层中形成多个开口以露出部分的导电层；以及
于各该开口中电镀形成该电性连接垫及线路。
10、根据权利要求8所述的半导体封装基板的制法，其特征在于：该导电柱的制造工艺包括：
移除该第一阻层；
于该导电层上形成有一第二阻层，且于该第二阻层中对应该电性连接垫位置形成有开孔，以完全露出该电性连接垫的顶面及侧表面；以及
于各该开孔中的电性连接垫表面形成该导电柱。
11、根据权利要求10所述的半导体封装基板的制法，其特征在于：还包括移除该第二阻层及其所覆盖的导电层。
12、根据权利要求8所述的半导体封装基板的制法，其特征在于：该显露部为多个未贯穿该绝缘保护层的凹部，从而以对应露出各该导电柱的顶面及其周围侧表面。
13、根据权利要求8所述的半导体封装基板的制法，其特征在于：该显露部为多个贯穿该绝缘保护层的开孔，并露出该基板部分表面，以对应完全露出各该导电柱的顶面及侧表面。
14、根据权利要求8所述的半导体封装基板的制法，其特征在于：该显露部为一未贯穿该绝缘保护层的凹陷区，以露出各该导电柱的顶面及其周围侧表面。
15、根据权利要求8所述的半导体封装基板的制法，其特征在于：该显露部为一贯穿该绝缘保护层的开槽，并露出该基板本体部分表面，以完全露出各该导电柱的顶面及侧表面。
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