CN101566772A - 主动组件数组基板 - Google Patents
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Abstract
本发明涉及一种主动组件数组基板，其包括一基板、一画素数组以及一虚画素群组。基板具有一显示区与一位于显示区旁的非显示区，而非显示区具有多个虚画素区。画素数组配置于显示区内。虚画素群组配置于非显示区内，并电性连接画素数组。虚画素群组包括多个晶体管，而这些晶体管分别配置于这些虚画素区内。其中一个虚画素区内的晶体管的数量为多个。本发明能有效增加主动组件数组基板的静电防护能力，降低主动组件数组基板在制造过程中发生报废的几率，以减少制造成本，增加产品的良率。
Description
技术领域
本发明是有关于一种组件数组基板，且特别是有关于一种能应用于显示面板的主动组件数组基板。
背景技术
随着科技进步，液晶显示(Liquid Crystal Display，LCD)及电浆显示器(Plasma Display Panel，PDP)等平面显示器(flat panel display)已逐渐取代阴极射线管显示器(Cathode Ray Tube，CRT)，而成为目前市面上常见的显示器，其中又以液晶显示器为现今显示器的主流商品。
目前较为普遍的液晶显示器大多为薄膜晶体管液晶显示器(Thin FilmTransistor Liquid Crystal Display，TFT-LCD)其主要组件包括薄膜晶体管数组基板、彩色滤光基板、位在薄膜晶体管数组基板与彩色滤光基板之间的液晶层以及背光模块，其中薄膜晶体管数组基板通常需要经过微影、蚀刻与溅镀等多道程序来制造，所以薄膜晶体管数组基板在制造上需要相当高昂的花费。
因此，对于薄膜晶体管数组基板，很多制造液晶显示器的工厂不仅会提高薄膜晶体管数组基板的质量，同时更会尽量降低薄膜晶体管数组基板在制造过程中发生报废的机率，以减少制造成本，增加产品的良率(yield)。
发明内容
本发明提供一种主动组件数组基板，其能应用于显示器中，能增加主动组件数组基板的静电防护能力，降低主动组件数组基板在制造过程中发生报废的机率，以减少制造成本，增加产品的良率。
本发明提出一种主动组件数组基板，其包括一基板、一画素数组(pixelarray)以及一虚画素群组(dummy pixel assembly)。基板具有一显示区(displayarea)与一位于显示区旁的非显示区(non-display area)，而非显示区具有多个虚画素区(dummy pixel region)。画素数组配置于显示区内，而虚画素群组配置于非显示区内，并电性连接画素数组。虚画素群组包括多个晶体管，而这些晶体管分别配置于这些虚画素区内。其中一个虚画素区内的晶体管的数量为多个。
在本发明一实施例中，其中一个虚画素区内的晶体管的数量与另一个虚画素区内的晶体管的数量不同。
在本发明一实施例中，各虚画素区内的晶体管的数量为多个。
在本发明一实施例中，各虚画素区内的晶体管的数量都相同。
在本发明一实施例中，这些晶体管皆为薄膜晶体管。
在本发明一实施例中，上述虚画素群组更包括多个虚画素电极(dummy pixelelectrode)。各虚画素电极配置于其中一个虚画素区内，并电性连接至少一个晶体管。
在本发明一实施例中，在其中一个虚画素区内，虚画素电极所电性连接的晶体管的数量为多个。
在本发明一实施例中，上述画素数组包括多条扫描线(scan line)、多条数据线(data line)以及多个画素单元。这些扫描线与这些数据线皆配置于显示区内。这些画素单元配置于显示区内，并电性连接这些扫描线与这些数据线。
在本发明一实施例中，这些扫描线延伸至非显示区，而虚画素群组更包括一与这些数据线并排的虚数据线(dummy data line)。虚数据线位于这些配置在非显示区内的扫描线的上方。多个虚画素区位于虚数据线与其相邻的数据线之间，并且被位于非显示区内的这些扫描线所隔开。
在本发明一实施例中，多个晶体管沿着虚资料线排列。
在本发明一实施例中，这些数据线延伸至非显示区，而虚画素群组更包括一与这些扫描线并排的虚扫描线(dummy scan line)。虚扫描线位于这些配置在非显示区内的数据线的下方。多个虚画素区位于虚扫描线与其相邻的扫描线之间，并且被位于非显示区内的这些资料线所隔开。
在本发明一实施例中，多个晶体管沿着虚扫描线排列。
综上所述，本发明的主动组件数组基板所包括的画素数组可以驱动液晶层内的液晶分子，进而产生影像，故本发明的主动组件数组基板能应用于显示器中。
为让本发明的上述特征能更明显易懂，下文特举实施例，并配合所附图式，作详细说明如下。
附图说明
图1A是本发明一实施例的主动组件数组基板的俯视示意图。
图1B是图1A中的主动组件数组基板的局部放大示意图。
图2是图1B中线I-I的剖面示意图。
图3是本发明另一实施例的主动组件数组基板的俯视示意图。
附图中主要组件符号说明：
100、200 主动组件数组基板
102 绝缘层
104 平坦层
110 基板
112 显示区
114 非显示区
114a 虚画素区
120 画素数组
122 扫描线
124 资料线
126 画素单元
126a、132 晶体管
126b 画素电极
128 储存电容
130、230 虚画素群组
134 虚扫描线
136 虚资料线
138 虚画素电极
C 通道层
D 汲极
G 闸极
L 通道长度
O 奥姆接触层
S 源极
V 开口
W 通道宽度
具体实施方式
图1A是本发明一实施例的主动组件数组基板的俯视示意图。请参阅图1A，主动组件数组基板100包括一基板110、一画素数组120以及一虚画素群组130，其中基板110可为玻璃基板，并可具有透光性。基板110具有一显示区112与一非显示区114。非显示区114位于显示区112旁，而显示区112与非显示区114皆在基板110的同一表面上。
画素数组120与虚画素群组130皆在基板110的同一表面上，其中画素数组120配置于显示区112内，而虚画素群组130配置于非显示区114内，并电性连接画素数组120。画素数组120包括多条扫描线122、多条数据线124以及多个画素单元126。这些扫描线122、资料线124以及这些画素单元126皆配置显示区112内，而这些画素单元126电性连接这些扫描线122与这些数据线124。
各个画素单元126包括一晶体管126a以及一电性连接晶体管126a的画素电极126b。这些晶体管126a例如是薄膜晶体管，并且皆具有闸极(gate)、源极(source)与汲极(drain)。画素电极126b可为透明导电层，其材料例如是铟锡氧化物(Indium Tin Oxide，ITO)或铟锌氧化物(Indium Zinc Oxide，IZO)。
承上述，这些晶体管126a的闸极分别电性连接这些扫描线122，源极分别电性连接这些数据线124，而汲极分别电性连接这些画素电极126b。因此，这些扫描线122可以开启或关闭这些晶体管126a，以控制数据线124输出电压给画素电极126b。如此，液晶层内的液晶分子能够被这些画素电极126b所驱动，以产生影像，故主动组件数组基板100可以应用于显示器中。
其次，画素数组120可以更包括多个储存电容(storage capacitor，Cst)128。详细而言，这些画素电极126b会延伸至扫描线122的上方，即画素电极126b与扫描线122部分重迭，而画素电极126b与扫描线122重迭的部分则形成储存电容128，如图1A所示。当数据线124输出电压给画素电极126b时，储存电容128可以储存电能，以维持驱动液晶分子的电压。
再者，图1A所示的这些储存电容128是架构于扫描线122上的储存电容(Cst ongate)，而在其它未绘示的实施例中，储存电容128也可以是架构于共享线(commonline)上的储存电容(Cst on common)。另外，就结构而言，这些储存电容128可以是金属层/绝缘层/铟锡氧化物层(metal/insulator/ITO，MII)结构的储存电容，或是金属层/绝缘层/金属层(metal/insulator/metal，MIM)结构的储存电容。
图1B是图1A中的主动组件数组基板的局部放大示意图。请参阅图1A与图1B，非显示区114具有多个虚画素区114a，而虚画素群组130包括多个晶体管132，其中这些晶体管132分别配置于这些虚画素区114a内，而各个虚画素区114a内的晶体管132的数量为至少一个。
承上述，在所有的虚画素区114a中，其中一个虚画素区114a内的晶体管132的数量为多个。也就是说，这些虚画素区114a内的晶体管132的数量为二个以上。在本实施例中，各个虚画素区114a内的晶体管132的数量为多个，且可以都相同。以图1A与图1B为例，各个虚画素区114a内皆含有五个晶体管132。
这些扫描线122与这些资料线124皆延伸至非显示区114，而虚画素群组130可以更包括一虚扫描线134与一虚数据线136。虚扫描线134与这些扫描线122并排，并位于这些配置在非显示区114内的数据线124的下方，而虚数据线136与这些数据线124并排，并位于这些配置在非显示区114内的扫描线122的上方。
在图1A与图1B所示的实施例中，对所有的虚画素区114a而言，一些虚画素区114a位于虚数据线136与其相邻的资料线124之间，并且被位于非显示区114内的这些扫描线122所隔开。另一些虚画素区114a则位于虚扫描线134与其相邻的扫描线122之间，并且被位于非显示区114内的这些资料线124所隔开。
不过，在其它未绘示的实施例中，虚画素群组130可以仅包括虚扫描线134或虚数据线136。当虚画素群组130仅包括虚扫描线134而未包括虚数据线136时，所有的虚画素区114a皆位于虚扫描线134与其相邻的扫描线122之间，并且被位于非显示区114内的这些资料线124所隔开。
反之，当虚画素群组130仅包括虚数据线136而未包括虚扫描线134时，所有的虚画素区114a皆位于虚数据线136与其相邻的资料线124之间，并且被位于非显示区114内的这些扫描线122所隔开。
由此可知，多个虚画素区114a可以位于虚扫描线134与其相邻的扫描线122之间，并且被位于非显示区114内的数据线124所隔开，而且多个虚画素区114a也可以位于虚数据线136与其相邻的数据线124之间，并且被位于非显示区114内的扫描线122所隔开。
在本实施例中，对所有的晶体管132而言，一些晶体管132会沿着虚数据线136排列，而另一些晶体管132则沿着虚扫描线134排列，如图1A与图1B所示。此外，由于虚画素群组130可以仅包括虚扫描线134或虚数据线136，因此，在其它未绘示的实施例中，所有的晶体管132可以只沿着虚扫描线134或虚数据线136排列。
虚画素群组130可以更包括多个虚画素电极138。各个虚画素电极138配置于其中一个虚画素区114a内，而各个虚画素区114a内含有一个虚画素电极138，如图1A与图1B所示。因此，这些虚画素电极138个别配置于这些虚画素区114a内。此外，虚画素电极138的材料可以与画素电极126b相同。
各个虚画素电极138电性连接至少一个晶体管132，而端视单一个虚画素区114a内所含有的晶体管132的数量，虚画素电极138亦可以电性连接多个晶体管132。换句话说，在其中一个虚画素区114a内，虚画素电极138所电性连接的晶体管132的数量可以是多个。以图1A以及图1B为例，各个虚画素电极138电性连接多个晶体管132。
图2是图1B中线I-I的剖面示意图。为了详细介绍晶体管132的结构，以下将配合图1B与图2，进行详细的说明。请参阅图1B与图2，这些晶体管132可以是一种薄膜晶体管，其中各个晶体管132包括一源极S、一汲极D、一闸极G以及一通道层(channel layer)C，而主动组件数组基板100更包括一绝缘层102以及一平坦层(passivation layer)104。
闸极G配置于基板110上，并电性连接扫描线122或虚扫描线134，而绝缘层102覆盖闸极G，且可由二氧化硅等绝缘材料所制成。信道层C配置于绝缘层102上，并位于闸极G上方。因此，绝缘层102配置在闸极G与通道层C之间，让闸极G不会直接与通道层C电性导通。
源极S与汲极D皆配置于信道层C与绝缘层102上，其中源极S电性连接数据线124或虚数据线136，而汲极D则电性连接虚画素电极138。平坦层104覆盖在源极S、汲极D与通道层C上，且可以是由高分子材料所制成。平坦层104具有一开口(via)V，而虚画素电极138配置于平坦层104上，其中虚画素电极138透过开口V而电性连接汲极D。
承上述，闸极G、源极S与汲极D皆可以是金属层，而通道层C可以是半导体层，其材料例如是多晶硅(poly silicon)或非晶硅(amorphous silicon)。此外，在本实施例中，晶体管132可以更包括丨奥姆接触层(Ohm contact layer)0，其配置于源极S与通道层C之间，以及汲极D与通道层C之间。
在本实施例中，这些晶体管132的信道长度L、信道宽度W与外观比实质上可以是彼此相等，其中此外观比是指信道宽度W与信道长度L的比值，也就是W/L。当然，在其它实施例中，其中一个晶体管132的信道长度L、信道宽度W或外观比亦可以与另一个晶体管132不同。
图3是本发明另一实施例的主动组件数组基板的俯视示意图。请参阅图3，本实施例的主动组件数组基板200与前述实施例的主动组件数组基板100相似，惟差异在于：在主动组件数组基板200中，其中一个虚画素区114a内的晶体管132的数量与另一个虚画素区114a内的晶体管132的数量不同。
详细而言，主动组件数组基板200包括基板110、画素数组120以及一虚画素群组230，其中画素数组120配置于显示区112内，而虚画素群组230包括多个晶体管132、虚扫描线134以及虚数据线136。这些晶体管132分别配置于这些虚画素区114a内，而各个虚画素区114a内所含有的晶体管132的数量不尽相同。
以图3为例，图3绘示出五个虚画素区114a，而各个虚画素区114a内所含有的晶体管132的数量并不相同，例如有的虚画素区114a内含有五个晶体管132，而有的虚画素区114a内含有三个晶体管132。另外，在这些虚画素区114a中，有的虚画素区114a内的所有晶体管132仅沿着虚数据线136排列，而有的虚画素区114a内的所有晶体管132则是只沿着虚扫描线134排列，如图3所示。
综上所述，在本发明的主动组件数组基板中，由于其中一个虚画素区内的晶体管的数量为多个，因此，在液晶显示器的制造过程中，或是在液晶显示器运作的时候，当发生静电放电(Electrostatic Discharge，ESD)或有突波产生时，本发明能增加静电或突波进入至虚画素区内的机会，以减少画素数组发生损坏的机率。
由此可知，本发明能增加主动组件数组基板的静电防护能力，降低主动组件数组基板在制造过程中发生报废的机率，以减少制造成本，增加产品的良率。此外，各个虚画素区内的晶体管的数量可以是多个。如此，本发明可以有效地增加主动组件数组基板的静电防护能力，以更进一步地增加产品的良率。
虽然本发明以前述实施例揭露如上，然其并非用以限定本发明，任何熟习相像技艺者，在不脱离本发明的精神和范围内，所作更动与润饰的等效替换，仍为本发明的专利保护范围内。
Claims (10)
1.一种主动组件数组基板，其特征在于，包括：
一基板，具有一显示区与一位于该显示区旁的非显示区，而该非显示区具有多个虚画素区；
一画素数组，配置于该显示区内；以及
一虚画素群组，配置于该非显示区内，并电性连接该画素数组，该虚画素群组包括多个晶体管，而该些晶体管分别配置于该些虚画素区内，其中一个虚画素区内的晶体管的数量为多个。
2.根据权利要求1所述的主动组件数组基板，其特征在于：其中一个虚画素区内的晶体管的数量与另一个虚画素区内的晶体管的数量不同。
3.根据权利要求1所述的主动组件数组基板，其特征在于：其中各该虚画素区内的晶体管的数量为多个，而且该些晶体管皆为薄膜晶体管。
4.根据权利要求3所述的主动组件数组基板，其特征在于：其中各该虚画素区内的晶体管的数量都相同。
5.根据权利要求1所述的主动组件数组基板，其特征在于：其中该虚画素群组更包括多个虚画素电极，各该虚画素电极配置于其中一个虚画素区内，并电性连接至少一个晶体管。
6.根据权利要求5所述的主动组件数组基板，其特征在于：在其中一个虚画素区内，该虚画素电极所电性连接的晶体管的数量为多个。
7.根据权利要求1所述的主动组件数组基板，其特征在于：其中该画素数组包括：
多条扫描线，配置于该显示区内；
多条数据线，配置于该显示区内；以及
多个画素单元，配置于该显示区内，并电性连接该些扫描线与该些数据线。
8.根据权利要求7所述的主动组件数组基板，其特征在于：其中该些扫描线延伸至该非显示区，而该虚画素群组更包括一与该些数据线并排的虚数据线，该虚数据线位于该些配置在非显示区内的扫描线的上方，多个虚画素区位于该虚数据线与其相邻的数据线之间，并且被位于该非显示区内的该些扫描线所隔开，所述的多个晶体管沿着该虚资料线排列。
9.根据权利要求7所述的主动组件数组基板，其特征在于：其中该些资料线延伸至该非显示区，而该虚画素群组更包括一与该些扫描线并排的虚扫描线，该虚扫描线位于该些配置在非显示区内的数据线的下方，多个虚画素区位于该虚扫描线与其相邻的扫描线之间，并且被位于该非显示区内的该些资料线所隔开。
10.根据权利要求9所述的主动组件数组基板，其特征在于：所述的多个晶体管沿着该虚扫描线排列。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Open date: 20091028 |