CN101552270A - 像素结构、薄膜晶体管阵列基板、显示面板以及显示装置 - Google Patents

Abstract

本发明适用于显示面板的技术领域，提供了一种像素结构，通过电容补偿部与扫描配线在水平方向上形成的横向补偿电容来补偿因制程中的对位偏移所造成的闸极－汲极寄生电容的变异，从而减轻显示面板的画面闪烁问题。此外，应用于“减少数据配线数量”的像素结构设计时，在此所提出的像素结构设计更有助于减小相邻两像素结构之间因制程对位偏移造成的电容差异，而有助于提高显示均匀度。另外，一种应用此像素结构的薄膜晶体管阵列基板、显示面板以及显示装置亦被提出。

Description

像素结构、薄膜晶体管阵列基板、显示面板以及显示装置

技术领域

本发明属于显示面板技术领域，尤其涉及一种像素结构、薄膜晶体管阵列基板、显示面板以及显示装置。

背景技术

薄膜晶体管液晶显示器主要由薄膜晶体管阵列基板、彩色滤光片(color filter)和液晶层(liquid crystal layer)所构成。图1为现有的薄膜晶体管阵列基板的示意图。请参照图1，薄膜晶体管阵列基板100主要是由数组排列的多个像素结构110所构成。其中，各个像素结构110分别包括扫描配线(scan line)112、数据配线(date line)114、薄膜晶体管116以及像素电极(pixel electrode)118等组件。

承上所述，薄膜晶体管116是用来作为像素结构110的开关组件，而扫描配线112与数据配线114则是用来提供其所选定的像素结构110适当的操作电压，以分别驱动各个像素结构110而显示影像。

图2为现有技术提供的一种薄膜晶体管液晶显示器的单一像素的等效电路图。请参照图2，在现有薄膜晶体管液晶显示器的单一像素中，通常包含一薄膜晶体管116、一液晶电容C_LC以及一储存电容(storagecapacitance)C_st。

请同时参照图1及图2，液晶电容C_LC是由薄膜晶体管阵列基板100上的像素电极118与彩色滤光片上的共享电极(common electrode)(未绘制)耦合而成。储存电容C_st是位于薄膜晶体管阵列基板100上，且此储存电容C_st是与液晶电容C_LC并联。另外，薄膜晶体管116的闸极G、源极S以及汲极D分别与扫描配线112、数据配线114以及液晶电容C_LC中的像素电极118连接。而且，由于薄膜晶体管116的闸极G与汲极D之间有互相重迭的区域，因此在闸极G与汲极D之间会存有一闸极-汲极寄生电容(parasitic capacitance)C_gd。

请再参照图1及图2，由于施加在液晶电容C_LC上的电压(也就是施加于像素电极118与共享电极上的电压)与液晶分子的光穿透率之间具有特定关系，因此只要依据所要显示的画面来控制施加在液晶电容C_LC上的电压，即可使显示器显示预定的画面。其中，当薄膜晶体管116关闭时，液晶电容C_LC上的电压是保持一定值(也就是处于holding状态)，但由于闸极-汲极寄生电容C_gd的存在，液晶电容C_LC上所保持的电压将会随着数据配线114上的信号变化而有所改变(也就是所谓的耦合效应)，因而使得液晶电容C_LC上所保持的电压偏离原先设定的值。

在目前的薄膜晶体管阵列基板制程中，大多是以步进式曝光机的拼接式光罩来进行薄膜晶体管数组的曝光制程，因此在曝光过程中，机台移动时的位移偏差量将导致各个曝光区域(shot)中所形成的图案的位置有所差异。特别是当各个曝光区域之间，薄膜晶体管116的闸极G与汲极D(见图1)的重迭面积不同时，将使得各个曝光区域中的闸极-汲极寄生电容C_gd不同，而在显示过程中产生显示亮度不均匀，即画面闪烁(flicker)的问题。

发明内容

本发明的目的在于提供一种像素结构，旨在解决现有技术在显示过程中产生显示亮度不均匀闸极汲极，出现画面闪烁的问题。

本发明提供一种像素结构，其可改善相邻两像素结构之间因制程对位偏移造成的液晶电容变化，因而有助于提高显示均匀度。

本发明另提供一种薄膜晶体管阵列基板，其应用所述的像素结构来补偿因制程对位偏移造成的闸极-汲极寄生电容的变异，以提高显示面板的显示质量。

本发明还提供一种应用前述的薄膜晶体管阵列基板的显示面板，其可有效避免因制程对位偏移造成的闸极-汲极寄生电容的变异，因而具有较佳的显示质量。

本发明还提供一种应用前述的显示面板的显示装置。

本发明是这样实现的，一种像素结构，其包括一第一扫描配线、一第二扫描配线、一数据配线、一薄膜晶体管、一像素电极以及一电容补偿部。第一扫描配线的延伸方向与第二扫描配线的延伸方向相互平行，而数据配线分别与第一扫描配线以及第二扫描配线相交，以定义出一像素区。薄膜晶体管位于像素区内，且薄膜晶体管具有一闸极、一源极以及一汲极。闸极连接第一扫描配线，源极连接数据配线，且汲极与闸极在一垂直方向上具有一重迭区域而产生一闸极-汲极寄生电容。像素电极位于像素区内，且像素电极电性连接至汲极。电容补偿部电性连接至像素电极，且电容补偿部与第一扫描配线或第二扫描配线在一水平方向上维持一间距而诱发一补偿电容。在此像素结构中，汲极以及电容补偿部被设置为：当重迭区域减小而导致闸极-汲极寄生电容降低时，间距相应地减小，以增加补偿电容，且当重迭区域变大而导致闸极-汲极寄生电容增加时，间距相应地变大，以降低补偿电容。

在本发明的一实施例中，电容补偿部是沿着第一扫描配线或第二扫描配线延伸的条状结构或块状结构。

在本发明的一实施例中，电容补偿部与像素电极分别位于第一扫描配线的相对两侧。另外，此像素结构还可包括一连接部横越第一扫描配线，用以连接电容补偿部与汲极。

在本发明的一实施例中，电容补偿部位于像素区内，其中汲极邻近第一扫描配线，而电容补偿部邻近第二扫描配线，且电容补偿部与第二扫描配线在水平方向上维持所述的间距。

在本发明的一实施例中，像素结构更包括一共享配线，其位于像素区内，并且沿着像素电极的外围配置。

本发明另提出一种像素结构，其包括一第一扫描配线、一第二扫描配线、一数据配线、一第一薄膜晶体管、一第一像素电极、一第一电容补偿部、一第二薄膜晶体管、一第二像素电极以及一第二电容补偿部。第一扫描配线的延伸方向与第二扫描配线的延伸方向相互平行，且数据配线分别与第一扫描配线以及第二扫描配线相交，而定义出相邻的一第一像素区以及一第二像素区，其中第一像素区与第二像素区分别位于数据数据配线的相对两侧。第一薄膜晶体管位于第一像素区内，且第一薄膜晶体管具有一第一闸极、一第一源极以及一第一汲极。第一闸极连接第一扫描配线，第一源极连接数据配线，且第一汲极与第一闸极在一垂直方向上具有一第一重迭区域而产生一第一闸极-汲极寄生电容。此外，第一像素电极位于第一像素区内，且第一像素电极电性连接至第一汲极。第一电容补偿部电性连接至第一像素电极，且第一电容补偿部与第一扫描配线或第二扫描配线在一水平方向上维持一第一间距而诱发一第一补偿电容。在此像素结构中，第一汲极以及第一电容补偿部被设置为：当第一重迭区域减小而导致第一闸极-汲极寄生电容降低时，第一间距相应地减小，以增加第一补偿电容，且当第一重迭区域变大而导致第一闸极-汲极寄生电容增加时，第一间距相应地变大，以降低第一补偿电容。另外，第二薄膜晶体管位于第二像素区内，且第二薄膜晶体管具有一第二闸极、一第二源极以及一第二汲极。第二闸极连接第二扫描配线，第二源极连接数据配线，且第二汲极与第二闸极在垂直方向上具有一第二重迭区域而产生一第二闸极-汲极寄生电容。第二像素电极位于第二像素区内，且第二像素电极电性连接至第二汲极。第二电容补偿部电性连接至第二像素电极，且第二电容补偿部与第一扫描配线或第二扫描配线在水平方向上维持一第二间距而诱发一第二补偿电容。在此像素结构中，第二汲极以及第二电容补偿部被设置为：当第二重迭区域减小而导致第二闸极-汲极寄生电容降低时，第二间距相应地减小，以增加第二补偿电容，且当第二重迭区域变大而导致第二闸极-汲极寄生电容增加时，第二间距相应地变大，以降低第二补偿电容。

在本发明的一实施例中，第一电容补偿部例如是沿着第一扫描配线或第二扫描配线延伸的条状结构或块状结构。此外，第二电容补偿部也可以是沿着第一扫描配线或第二扫描配线延伸的条状结构或块状结构。

在本发明的一实施例中，第一电容补偿部与第一像素电极分别位于第一扫描配线的相对两侧。

在本发明的一实施例中，此像素结构还可包括一第一连接部横越第一扫描配线，以连接第一电容补偿部与第一汲极。

在本发明的一实施例中，第二电容补偿部与第二像素电极分别位于第二扫描配线的相对两侧。

在本发明的一实施例中，此像素结构还可包括一第二连接部横越第二扫描配线，以连接第二电容补偿部与第二汲极。

在本发明的一实施例中，第一电容补偿部位于第一像素区内，第一汲极邻近第一扫描配线，而第一电容补偿部邻近第二扫描配线并与第二扫描配线在水平方向上维持所述的第一间距。

在本发明的一实施例中，第二电容补偿部位于第二像素区内，第二汲极邻近第二扫描配线，而第二电容补偿部邻近第一扫描配线并与第一扫描配线在水平方向上维持所述的第二间距。

在本发明的一实施例中，此像素结构更包括两共享配线，分别位于第一像素区与第二像素区内，并且分别沿着第一像素电极与第二像素电极的外围配置。

本发明另提出一种薄膜晶体管阵列基板，其包括一基板、多条扫描配线、多条数据配线、多个薄膜晶体管、多个像素电极以及多个电容补偿部。基板具有多个像素区，扫描配线与数据配线配置于基板上，且扫描配线与数据配线相交。薄膜晶体管分别设置于像素区内，且每一薄膜晶体管具有一闸极、一源极以及一汲极。闸极连接所对应的扫描配线，源极连接所对应的数据配线，且汲极与闸极在一垂直方向上具有一重迭区域而产生一闸极-汲极寄生电容。此外，像素电极分别设置于像素区内，并电性连接至所对应的汲极。电容补偿部对应于像素区设置，其中每一电容补偿部与所对应的像素区两侧的两条扫描配线中的一条在一水平方向上维持一间距而诱发一补偿电容。在此薄膜晶体管阵列基板中，每一汲极以及所对应的电容补偿部被设置为：当重迭区域减小而导致闸极-汲极寄生电容降低时，间距相应地减小，以增加补偿电容，且当重迭区域变大而导致闸极-汲极寄生电容增加时，间距相应地变大，以降低补偿电容。

在本发明的一实施例中，每一电容补偿部是沿着所对应的扫描配线延伸的条状结构或块状结构。

在本发明的一实施例中，每一电容补偿部与所对应的像素电极分别位于同一条扫描配线的相对两侧。此外，薄膜晶体管阵列基板还可包括多个连接部，其分别对应于像素区设置。每一连接部横越所对应的扫描配线，并且连接于所对应的电容补偿部与所对应的汲极之间。

在本发明的一实施例中，每一电容补偿部与所对应的所述像素电极位于同一个像素区内，并且分别邻近像素区两侧的两条不同的扫描配线。电容补偿部与其邻近的扫描配线在水平方向上维持所述的间距。

在本发明的一实施例中，像素区呈行列配置，扫描配线沿着列的方向延伸，而数据配线沿着行的方向延伸。同一列上的每两个相邻的像素区为一组，且同组的两像素区内的两薄膜晶体管共同连接到同一条数据配线，而此数据配线位于两像素区之间。此外，同组的两像素区内的两薄膜晶体管更可分别邻近两条不同的扫描配线，并且分别连接到此两条不同的扫描配线。

在本发明的一实施例中，薄膜晶体管阵列基板更包括多条共享配线，其分别设置于像素区内，且每一共享配线沿着所对应的像素电极的外围配置。

应用前述多种像素结构与薄膜晶体管阵列基板的设计，在此还提出一种显示面板，其主要包括前述的薄膜晶体管阵列基板、一对向基板以及一显示介质层。此显示介质层配置于薄膜晶体管阵列基板与对向基板之间。

再者，前述的显示面板结合一背光模块可提供一显示装置，其中背光模块配置于显示面板旁，以提供一背光源至显示面板。

基于上述，在本发明中，提出的像素结构通过电容补偿部与扫描配线在水平方向上形成的横向补偿电容来补偿因制程中的对位偏移所造成的闸极-汲极寄生电容的变异，从而减轻显示面板的画面闪烁(flicker)问题。此外，应用于“减少数据配线数量(data line reducing)”的像素结构设计时，在此所提出的像素结构设计更有助于减小相邻两像素结构之间因制程对位偏移造成的电容差异，而有助于提高显示均匀度。

附图说明

图1为现有技术提供的薄膜晶体管数组的示意图；

图2为现有技术提供的一种薄膜晶体管液晶显示器的单一像素的等效电路图；

图3是依据本发明的一实施例提供的一种薄膜晶体管阵列基板的线路布局；

图4是图3的薄膜晶体管阵列基板中的一种像素结构；

图5为图4的像素结构的等效电路图；

图6是依据本发明另一实施例提供的一种像素结构；

图7是依据本发明的另一实施例提供的一种薄膜晶体管阵列基板的线路布局；

图8是图7的薄膜晶体管阵列基板中的一种像素结构；

图9是依据本发明另一实施例提供的一种像素结构；

图10为依据本发明的一实施例提供的一种显示面板的示意图；

图11是依据本发明的一实施例提供的一种显示装置。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定发明。

在本发明实施例中，提出的像素结构通过电容补偿部与扫描配线在水平方向上形成的横向补偿电容来补偿因制程中的对位偏移所造成的闸极-汲极寄生电容的变异，从而减轻显示面板的画面闪烁(flicker)问题。

图3是依据本发明的一实施例的一种薄膜晶体管阵列基板的线路布局。本实施例的薄膜晶体管阵列基板可应用于各类型的显示面板上，例如液晶显示面板或有激电机发光显示面板等，以驱动显示介质，进而显示画面。本实施例是以应用于液晶显示面板的薄膜晶体管阵列基板为例来进行说明。如图3所示的薄膜晶体管阵列基板300，本实施例是在一基板(未绘制)上形成多条扫描配线310以及多条数据配线320。此处的基板例如是一玻璃基板或是一石英基板。扫描配线310相互平行，并且与数据配线320相交，以定义出多个像素区390。每个像素区390内配置一个像素结构，主要包括：薄膜晶体管340，电性连接至所对应的扫描配线310以及数据配线320；以及像素电极350，位于像素区390内，并电性连接至所对应的薄膜晶体管340。

为更详细说明本发明的特点，图4进一步绘制出图3的薄膜晶体管阵列基板中的一种像素结构，而图5为图4的像素结构的等效电路图。虽然图4与5仅绘制出单一的像素结构，然而本领域中具有通常知识者理当能依据此单一的像素结构而推得由多个像素结构所构成的薄膜晶体管阵列基板的整体结构。

如图4与5所示，像素结构400主要包括扫描配线410、数据配线420、共享配线430、薄膜晶体管440、像素电极450。薄膜晶体管440具有一闸极442、一源极444以及一汲极446，其中闸极442连接扫描配线410，源极444连接数据配线420，且汲极446与闸极442在垂直于图面的方向上具有一重迭区域而产生一闸极-汲极寄生电容C_gd。需注意的是，本实施例所绘制的闸极442实际上可被视为是扫描配线410的一部分，即薄膜晶体管440是被设置在扫描配线410上。当然，在其它未绘制的像素结构中，扫描配线也可以向外延伸形成闸极，使薄膜晶体管位于扫描配线的外。此外，像素电极450电性连接至汲极446，以接收一显示电压，并在其上方形成一液晶电容C_LC。此外，共享配线430沿着像素电极450的外围配置，而在共享配线430与像素电极450之间形成与液晶电容C_LC并联的一储存电容C_st。

考虑制程中的对位偏移所造成的闸极-汲极寄生电容C_gd的变异，本实施例如图5所示，在像素结构400中设置一补偿电容C_compensation，以通过补偿电容C_compensation来补偿闸极-汲极寄生电容C_gd的变异。尤其，闸极-汲极寄生电容C_gd与补偿电容C_compensation之间必须具有如下的关系：即，当闸极-汲极寄生电容C_gd降低时，补偿电容C_compensation必须相应地增加，而当闸极-汲极寄生电容C_gd增加时，补偿电容C_compensation必须相应地降低。

图4所绘制的即为上述的设计概念的一种实施例。如图4所示，像素结构400更包括一电容补偿部460，其电性连接至像素电极450，且电容补偿部460与扫描配线410在平行于图面的水平方向上维持一间距S，进而诱发横向的补偿电容C_compensation。更进一步而言，电容补偿部460与像素电极450分别位于扫描配线410的相对两侧，且电容补偿部460经由横越扫描配线410的一连接部470而连接至汲极446。此电容补偿部460例如是沿着扫描配线410延伸的条状结构。

通过图4的像素结构400可以实现前述的设计概念。具体而言，当因为制程对位误差而导致汲极446与闸极442之间的重迭区域减小时，闸极-汲极寄生电容C_gd会相对降低。然而，由于电容补偿部460的存在，使得汲极446与闸极442之间的重迭区域减小时，电容补偿部460与扫描配线410之间的间距S也必然会相应地减小，以增加补偿电容C_compensation。如此一来，将使得闸极-汲极寄生电容C_gd通过补偿电容C_compensation获得一定程度的补偿。同理，当汲极446与闸极442之间的重迭区域变大而导致闸极-汲极寄生电容C_gd增加时，电容补偿部460与扫描配线410之间的间距S也必然会相应地变大，使得补偿电容C_compensation降低，以补偿闸极-汲极寄生电容C_gd的变异。

除了前述的像素结构之外，图6还绘制出依据本发明另一实施例的一种像素结构，用以说明上述设计概念的另一种实施态样。下文不再重复介绍前述实施例中出现过的组件，并省略了相关的描述。如图6所示，本实施例的像素结构600的电容补偿部660例如是沿着扫描配线610b延伸的块状结构，其与像素电极650位于相同的像素区内。汲极646邻近扫描配线610a，而电容补偿部660邻近扫描配线610b并与扫描配线610b在水平方向上维持间距S。换言之，本实施例改为将电容补偿部660设置在相邻像素结构的扫描配线610b旁，以使电容补偿部660与扫描配线610b维持间距S进而诱发补偿电容C_compensation。

通过图6的像素结构600可以实现前述的设计概念。具体而言，当因为制程对位误差而导致汲极646与闸极642之间的重迭区域减小时，闸极-汲极寄生电容C_gd会相对降低。然而，由于电容补偿部660的存在，使得汲极646与闸极642之间的重迭区域减小时，电容补偿部660与扫描配线610a之间的间距S也必然会相应地减小，以增加补偿电容C_compensation。如此一来，将使得闸极-汲极寄生电容C_gd通过C_compensation获得一定程度的补偿。同理，当汲极646与闸极642之间的重迭区域变大而导致闸极-汲极寄生电容C_gd增加时，电容补偿部660与扫描配线610b之间的间距S也必然会相应地变大，使得补偿电容C_compensation降低，以补偿闸极-汲极寄生电容C_gd的变异。

除了前述实施例之外，通过电容补偿部来对闸极-汲极寄生电容的变异进行补偿的设计概念还可以应用于其它适用的像素结构中。下文将进一步举例说明将此设计概念结合“减少数据配线数量(data line reducing)”的像素结构设计的实施态样。此处所指的“减少数据配线数量”的设计乃是使相邻的两个像素共享同一条数据线，故能减少数据配线的数量，达到节省制作成本的效果。

图7是依据本发明的另一实施例的一种薄膜晶体管阵列基板的线路布局。如上述，本实施例的薄膜晶体管阵列基板700采用了“减少数据配线数量(data line reducing)”的设计，包括多条扫描配线710、多条数据配线720、多个薄膜晶体管740、多个像素电极750。扫描配线710相互平行，并且与数据配线720相交，以定义出多个像素区790。像素区790呈行列配置，其中扫描配线710沿着列的方向延伸，数据配线720沿着行的方向延伸。同一列上的每两个相邻的像素区790为一组，且同组的两像素区790内的两薄膜晶体管740共同连接到同一条数据配线720，此数据配线720是位于所述的两像素区790之间。在本实施例中，同组的两像素区790内的两薄膜晶体管740被设置在相对的两个角落上，即分别邻近两条不同的扫描配线710，以分别通过所述两条不同的扫描配线710来驱动。此外，像素电极750分别位于像素区790内，并电性连接至所对应的薄膜晶体管740。

为更详细说明本发明的特点，图8进一步绘制出图7的薄膜晶体管阵列基板中的一种像素结构。虽然图8仅绘制出像素结构，然而本领域中具有通常知识者理当能依据此像素结构而推得由多个像素结构所构成的薄膜晶体管阵列基板的整体结构。此外，本实施例是将图4所绘制的像素结构应用于图7所绘制的薄膜晶体管阵列基板，其中由于两相邻像素结构共享一条数据配线，因此每个像素结构中的组件，包括薄膜晶体管、像素电极以及共享配线等等，是呈相互对称设置。

如图8所示，一第一扫描配线810a以及一第二扫描配线810b，且第一扫描配线810a的延伸方向与第二扫描配线810b的延伸方向相互平行。数据配线820与第一扫描配线810a以及第二扫描配线810b相交，而定义出相邻的一第一像素区890a以及一第二像素区890b，其中第一像素区890a与第二像素区890b分别位于数据配线820的相对两侧，即第一像素区890a内的第一像素结构800a以及第二像素区890b内的第二像素结构800b共享同一条数据配线820。

此外，在第一像素结构800a中，一第一薄膜晶体管840a位于第一像素区890a内，且第一薄膜晶体管840a具有一第一闸极842a、一第一源极844a以及一第一汲极846a。第一闸极842a连接第一扫描配线810a，第一源极844a连接数据配线820，且第一汲极846a与第一闸极842a在垂直于图面的方向上具有一第一重迭区域而产生一第一闸极-汲极寄生电容C_gd1。需注意的是，本实施例所绘制的第一闸极842a实际上可被视为是第一扫描配线810a的一部分，即薄膜晶体管840a是被设置在第一扫描配线810a上。当然，在其它未绘制的像素结构中，扫描配线也可以向外延伸形成闸极，使薄膜晶体管位于扫描配线之外。此外，第一像素电极850a电性连接至第一汲极846a，以接收一显示电压，并在其上方形成一第一液晶电容C_LC1。此外，一第一共享配线830a沿着第一像素电极850a的外围配置，而在第一共享配线830a与第一像素电极850a之间形成与第一液晶电容C_LC1并联的一第一储存电容C_st1。

类似地，在第二像素结构800b中，一第二薄膜晶体管840b位于第二像素区890b内，且第二薄膜晶体管840b具有一第二闸极842b、一第二源极844b以及一第二汲极846b。第二闸极842b连接第二扫描配线810b，第二源极844b连接数据配线820，且第二汲极846b与第二闸极842b在垂直于图面的方向上具有一第二重迭区域而产生一第二闸极-汲极寄生电容C_gd2。需注意的是，本实施例所绘制的第二闸极842b实际上可被视为是第二扫描配线810b的一部分，即薄膜晶体管840b是被设置在第二扫描配线810b上。当然，在其它未绘制的像素结构中，扫描配线也可以向外延伸形成闸极，使薄膜晶体管位于扫描配线之外。此外，第二像素电极850b电性连接至第二汲极846b，以接收一显示电压，并在其上方形成一第二液晶电容C_LC2。此外，一第二共享配线830b沿着第二像素电极850b的外围配置，而在第二共享配线830b与第二像素电极850b之间形成与第二液晶电容C_LC1并联的一第二储存电容C_st1。

值得注意的是，由于本实施例的“减少数据配线数量(data linereducing)”的像素结构是使组件呈对称配置，因此当制程中产生对位偏移时，两相邻像素结构800a与800b的闸极-汲极寄生电容C_gd1与C_gd2会朝相反的趋势变化，导致两相邻像素结构800a与800b的闸极-汲极寄生电容C_gd1与C_gd2差异变大，影响显示质量。更详细而言，当产生Y+方向的对位误差时，第一汲极846a与第一闸极842a的重迭区域会减小，同时，第一闸极-汲极寄生电容C_gd1也会对应减小。此时，第二汲极846b与第二闸极842b的重迭区域会增加而使得第二闸极-汲极寄生电容C_gd2增加。

为了克服上述问题，本实施例采用与前述相同的电容变异补偿概念，是在相邻的像素结构中个别设置一补偿电容，以通过补偿电容来补偿闸极-汲极寄生电容C_gd的变异。尤其，闸极-汲极寄生电容C_gd与其所对应的补偿电容之间必须具有如下的关系：即，当闸极-汲极寄生电容C_gd降低时，补偿电容必须相应地增加，而当闸极-汲极寄生电容C_gd增加时，补偿电容必须相应地降低。如此，不仅可以降低单一像素结构中的总体寄生电容的变异量，还可以减小相邻像素结构之间的总体寄生电容的差异，而有助于提升显示质量。

如图8所示，第一像素结构800a更包括一第一电容补偿部860a，其电性连接至第一像素电极850a，且第一电容补偿部860a与第一扫描配线810a在平行于图面的水平方向上维持一第一间距S 1，进而诱发横向的第一补偿电容C_{compensation1}。更进一步而言，第一电容补偿部860a与第一像素电极850a分别位于第一扫描配线810a的相对两侧，且第一电容补偿部860a经由横越第一扫描配线810a的一第一连接部870a而连接至第一汲极846a。此第一电容补偿部860a例如是沿着第一扫描配线810a延伸的条状结构。

类似地，第二像素结构800b更包括一第二电容补偿部860b，其电性连接至第二像素电极850b，且第二电容补偿部860b与第二扫描配线810b在平行于图面的水平方向上维持一第二间距S2，进而诱发横向的第二补偿电容C_{compensation2}。更进一步而言，第二电容补偿部860b与第二像素电极850b分别位于第二扫描配线810b的相对两侧，且第二电容补偿部860b经由横越第二扫描配线810b的一第二连接部870b而连接至第二汲极846b。此第二电容补偿部860b例如是沿着第二扫描配线810b延伸的条状结构。

具体而言，当因为制程对位误差而导致第一汲极846a与第一闸极842a之间的重迭区域减小时，第一闸极-汲极寄生电容C_gd1会相对降低；此时，第二汲极846b与第二闸极842b之间的重迭区域会变大，而第二闸极-汲极寄生电容C_gd2会相对增加。然而，由于第一电容补偿部860a与第二电容补偿部860b的存在，使得第一补偿电容C_{compensation1}增加，而第二补偿电容C_{compensation2}减小，藉以补偿第一闸极-汲极寄生电容C_gd1以及第二闸极-汲极寄生电容C_gd2的变异，拉近第一像素结构800a与第二像素结构800b的总体寄生电容。在较佳的情况下，甚至可以使两相邻的第一像素结构800a与第二像素结构800b维持相同的总体寄生电容，而提供均匀的显示质量。

反之，当因为制程对位误差而导致第一汲极846a与第一闸极842a之间的重迭区域变大时，第一闸极-汲极寄生电容C_gd1会相对增加；此时，第二汲极846b与第二闸极842b之间的重迭区域会减小，而第二闸极-汲极寄生电容C_gd2会相对减小。然而，由于第一电容补偿部860a与第二电容补偿部860b的存在，使得第一补偿电容C_{compensation1}减小，而第二补偿电容C_{compensation2}增加，藉以补偿第一闸极-汲极寄生电容C_gd1以及第二闸极-汲极寄生电容C_gd2的变异，拉近第一像素结构800a与第二像素结构800b的总体寄生电容。在较佳的情况下，甚至可以使两相邻的第一像素结构800a与第二像素结构800b维持相同的总体寄生电容，而提供均匀的显示质量。

除了前述的像素结构之外，图9还绘制出依据本发明另一实施例的一种像素结构，用以说明上述设计概念的另一种实施态样。本实施例将图6所绘制的像素结构应用于图7所绘制的薄膜晶体管阵列基板，其中由于两相邻像素结构共享一条数据配线，因此每个像素结构中的组件，包括薄膜晶体管、像素电极以及共享配线等等，是呈相互对称设置。

下文不再重复介绍前述实施例中出现过的组件，并省略了相关的描述。如图9所示，本实施例的第一像素结构900a的第一电容补偿部960a例如是沿着第二扫描配线910b延伸的块状结构，其与第一像素电极950a位于相同的第一像素区990a内。第一汲极946a邻近第一扫描配线910a，而第一电容补偿部960a邻近第二扫描配线910b并与第二扫描配线910b在水平方向上维持第一间距S1。换言之，本实施例改为将第一电容补偿部960a设置在第二扫描配线910b旁，以使第一电容补偿部960a与第二扫描配线910b维持第一间距S1进而诱发第一补偿电容C_{compensation1}。

类似地，第二像素结构900b的第二电容补偿部960b例如是沿着第一扫描配线910a延伸的块状结构，其与第二像素电极950b位于相同的第二像素区990b内。第二汲极946b邻近第二扫描配线910b，而第二电容补偿部960b邻近第一扫描配线910a并与第一扫描配线910a在水平方向上维持第二间距S2。换言之，本实施例改为将第二电容补偿部960b设置在第一扫描配线910a旁，以使第二电容补偿部960b与第一扫描配线910a维持第二间距S2进而诱发第二补偿电容C_{compensation2}。

具体而言，当因为制程对位误差而导致第一汲极946a与第一闸极942a之间的重迭区域减小时，第一闸极-汲极寄生电容C_gd1会相对降低；此时，第二汲极946b与第二闸极942b之间的重迭区域会变大，而第二闸极-汲极寄生电容C_gd2会相对增加。然而，由于第一电容补偿部960a与第二电容补偿部960b的存在，使得第一补偿电容C_{compensation1}增加，而第二补偿电容C_{compensation2}减小，藉以补偿第一闸极-汲极寄生电容C_gd1以及第二闸极-汲极寄生电容C_gd2的变异，拉近第一像素结构900a与第二像素结构900b的总体寄生电容。在较佳的情况下，甚至可以使两相邻的第一像素结构900a与第二像素结构900b维持相同的总体寄生电容，而提供均匀的显示质量。

反之，当因为制程对位误差而导致第一汲极946a与第一闸极942a之间的重迭区域变大时，第一闸极-汲极寄生电容C_gd1会相对增加；此时，第二汲极946b与第二闸极942b之间的重迭区域会减小，而第二闸极-汲极寄生电容C_gd2会相对减小。然而，由于第一电容补偿部960a与第二电容补偿部960b的存在，使得第一补偿电容C_{compensation1}减小，而第二补偿电容C_{compensation2}增加，藉以补偿第一闸极-汲极寄生电容C_gd1以及第二闸极-汲极寄生电容C_gd2的变异，拉近第一像素结构900a与第二像素结构900b的总体寄生电容。在较佳的情况下，甚至可以使两相邻的第一像素结构900a与第二像素结构900b维持相同的总体寄生电容，而提供均匀的显示质量。

图10为依据本发明的一实施例的一种显示面板的示意图。请参照图10，本实施例的显示面板1000包括一薄膜晶体管阵列基板1010、一对向基板1020以及配置于薄膜晶体管阵列基板1010以及对向基板1020之间的显示介质层1030。此处的薄膜晶体管阵列基板1010可以是本发明前述多个实施例所绘制的或是其它未绘制的主动组件阵列基板。对向基板1020例如是一彩色滤光基板。当然，在可能的情况下，对向基板1020也可以是仅具有共享电极的玻璃基板或石英基板，而对应的薄膜晶体管阵列基板1010上则可能形成有彩色滤光层。在本实施例中，显示介质层1030例如是一液晶层，而显示面板1000为一液晶显示面板。当然，在其它实施例中，显示介质层1030也可能是电激发光(electroluminescent)材料，则显示面板1000为电激发光显示面板，其中电激发光材料例如是有机材料、无机材料或其组合。

应用上述的显示面板，图11还绘制出依据本发明的一实施例的一种显示装置。以液晶显示装置为例，由于液晶显示面板1110无法自发光，因此液晶显示面板1110旁会配置一背光模块1120。背光模块1120可提供背光源L至液晶显示面板1110，以使液晶显示面板1110显示画面。

综上所述，在本发明实施例中所提出的像素结构通过电容补偿部与扫描配线在水平方向上形成的横向补偿电容来补偿因制程中的对位偏移所造成的闸极-汲极寄生电容的变异，从而减轻显示面板的画面闪烁问题。此外，若将所述些像素结构的设计应用于“减少数据配线数量”的像素结构时，在此所提出的像素结构设计更有助于减小相邻两像素结构之间因制程对位偏移造成的电容差异，而有助于提高显示均匀度。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种像素结构，其特征在于，所述像素结构包括：

一第一扫描配线；

一第二扫描配线，所述第一扫描配线的延伸方向与所述第二扫描配线的延伸方向相互平行；

一数据配线，与所述第一扫描配线以及所述第二扫描配线相交，而定义出一像素区；

一薄膜晶体管，位于所述像素区内，所述薄膜晶体管具有一闸极、一源极以及一汲极，其中所述闸极连接所述第一扫描配线，所述源极连接所述数据配线，且所述汲极与所述闸极在一垂直方向上具有一重迭区域而产生一闸极-汲极寄生电容；

一像素电极，位于所述像素区内，且所述像素电极电性连接至所述汲极；以及

一电容补偿部，电性连接至所述像素电极，且所述电容补偿部与所述第一扫描配线或所述第二扫描配线在一水平方向上维持一间距而诱发一补偿电容，所述汲极以及所述电容补偿部被设置为：

当所述重迭区域减小而导致所述闸极-汲极寄生电容降低时，所述间距相应地减小，以增加所述补偿电容，且当所述重迭区域变大而导致所述闸极-汲极寄生电容增加时，所述间距相应地变大，以降低所述补偿电容。

2.如权利要求1所述的像素结构，其特征在于，所述电容补偿部是沿着所述第一扫描配线或所述第二扫描配线延伸的条状结构或块状结构；所述电容补偿部与所述像素电极分别位于所述第一扫描配线的相对两侧；所述像素结构还包括：

一连接部，横越所述第一扫描配线，并且连接于所述电容补偿部与所述汲极之间；

所述电容补偿部位于所述像素区内，所述汲极邻近所述第一扫描配线，而所述电容补偿部邻近所述第二扫描配线并与所述第二扫描配线在所述水平方向上维持所述间距；

所述像素结构还包括：

一共享配线，位于所述像素区内，并且沿着所述像素电极的外围配置。

3.一种像素结构，其特征在于，所述像素结构包括：

一第一扫描配线；

一第二扫描配线，所述第一扫描配线的延伸方向与所述第二扫描配线的延伸方向相互平行；

一数据配线，与所述第一扫描配线以及所述第二扫描配线相交，而定义出相邻的一第一像素区以及一第二像素区，所述第一像素区与所述第二像素区分别位于所述数据配线的相对两侧；

一第一薄膜晶体管，位于所述第一像素区内，所述第一薄膜晶体管具有一第一闸极、一第一源极以及一第一汲极，其中所述第一闸极连接所述第一扫描配线，所述第一源极连接所述数据配线，且所述第一汲极与所述第一闸极在一垂直方向上具有一第一重迭区域而产生一第一闸极-汲极寄生电容；

一第一像素电极，位于所述第一像素区内，且所述第一像素电极电性连接至所述第一汲极；

一第一电容补偿部，电性连接至所述第一像素电极，且所述第一电容补偿部与所述第一扫描配线或所述第二扫描配线在一水平方向上维持一第一间距而诱发一第一补偿电容，所述第一汲极以及所述第一电容补偿部被设置为：当所述第一重迭区域减小而导致所述第一闸极-汲极寄生电容降低时，所述第一间距相应地减小，以增加所述第一补偿电容，且当所述第一重迭区域变大而导致所述第一闸极-汲极寄生电容增加时，所述第一间距相应地变大，以降低所述第一补偿电容；

一第二薄膜晶体管，位于所述第二像素区内，所述第二薄膜晶体管具有一第二闸极、一第二源极以及一第二汲极，其中所述第二闸极连接所述第二扫描配线，所述第二源极连接所述数据配线，且所述第二汲极与所述第二闸极在所述垂直方向上具有一第二重迭区域而产生一第二闸极-汲极寄生电容；

一第二像素电极，位于所述第二像素区内，且所述第二像素电极电性连接至所述第二汲极；以及

一第二电容补偿部，电性连接至所述第二像素电极，且所述第二电容补偿部与所述第一扫描配线或所述第二扫描配线在所述水平方向上维持一第二间距而诱发一第二补偿电容，所述第二汲极以及所述第二电容补偿部被设置为：当所述第二重迭区域减小而导致所述第二闸极-汲极寄生电容降低时，所述第二间距相应地减小，以增加所述第二补偿电容，且当所述第二重迭区域变大而导致所述第二闸极-汲极寄生电容增加时，所述第二间距相应地变大，以降低所述第二补偿电容。

4.如权利要求3所述的像素结构，其特征在于，所述第一电容补偿部和所述第二电容补偿部均是沿着所述第一扫描配线或所述第二扫描配线延伸的条状结构或块状结构；

所述第一电容补偿部与所述第一像素电极分别位于所述第一扫描配线的相对两侧；所述第二电容补偿部与所述第二像素电极分别位于所述第二扫描配线的相对两侧；

所述像素结构还包括：

一第一连接部，横越所述第一扫描配线，并且连接于所述第一电容补偿部与所述第一汲极之间；

一第二连接部，横越所述第二扫描配线，并且连接于所述第二电容补偿部与所述第二汲极之间；

两共享配线，分别位于所述第一像素区与所述第二像素区内，并且分别沿着所述第一像素电极与所述第二像素电极的外围配置；

所述第一电容补偿部位于所述第一像素区内，所述第一汲极邻近所述第一扫描配线，而所述第一电容补偿部邻近所述第二扫描配线并与所述第二扫描配线在所述水平方向上维持所述第一间距；

所述第二电容补偿部位于所述第二像素区内，所述第二汲极邻近所述第二扫描配线，而所述第二电容补偿部邻近所述第一扫描配线并与所述第一扫描配线在所述水平方向上维持所述第二间距。

5.一种薄膜晶体管阵列基板，其特征在于，所述薄膜晶体管阵列基板包括：

一基板，具有多个像素区；

多条扫描配线，配置于所述基板上；

多条数据配线，配置于所述基板上，且所述多条数据配线与所述多条扫描配线相交；

多个薄膜晶体管，分别设置于所述多个像素区内，每一薄膜晶体管具有一闸极、一源极以及一汲极，其中所述闸极连接所对应的所述扫描配线，所述源极连接所对应的所述数据配线，且所述汲极与所述闸极在一垂直方向上具有一重迭区域而产生一闸极-汲极寄生电容；

多个像素电极，分别设置于所述多个像素区内，并电性连接至所对应的所述汲极；以及

多个电容补偿部，对应于所述多个像素区设置，其中每一电容补偿部与所对应的所述像素区两侧的两条扫描配线中的一条在一水平方向上维持一间距而诱发一补偿电容，每一汲极以及所对应的所述电容补偿部被设置为：

当所述重迭区域减小而导致所述闸极-汲极寄生电容降低时，所述间距相应地减小，以增加所述补偿电容，且当所述重迭区域变大而导致所述闸极-汲极寄生电容增加时，所述间距相应地变大，以降低所述补偿电容。

6.如权利要求5所述的薄膜晶体管阵列基板，其特征在于，所述每一电容补偿部是沿着所对应的所述扫描配线延伸的条状结构或块状结构；

所述阵列基板每一电容补偿部与所对应的所述像素电极分别位于同一条扫描配线的相对两侧；

所述薄膜晶体管阵列基板还包括：

多个连接部，对应于所述多个像素区设置，其中每一连接部横越所对应的所述扫描配线，并且连接于所对应的所述电容补偿部与所对应的所述汲极之间；

多条共享配线，分别设置于所述多个像素区内，每一共享配线沿着所对应的所述像素电极的外围配置；

所述每一电容补偿部与所对应的所述像素电极位于同一个像素区内，并且分别邻近所述像素区两侧的两条不同的扫描配线，所述电容补偿部与其邻近的所述扫描配线在所述水平方向上维持所述间距；

阵列基板所述像素区呈行列配置，所述扫描配线沿着列的方向延伸，所述数据配线沿着行的方向延伸，其中同一列上的每两个相邻的像素区为一组，且同组的所述两像素区内的所述两薄膜晶体管共同连接到同一条数据配线，所述条数据配线位于所述两像素区之间；

阵列基板其中同组的所述两像素区内的所述两薄膜晶体管分别邻近两条不同的扫描配线，并且分别连接到所述两条不同的扫描配线；阵列基板。

7.一种显示面板，其特征在于，所述显示面板包括：

一薄膜晶体管阵列基板，包括：

一基板，具有多个像素区；

多条扫描配线，配置于所述基板上；

多条数据配线，配置于所述基板上，且所述多条数据配线与所述多条扫描配线相交；

多个薄膜晶体管，分别设置于所述多个像素区内，每一薄膜晶体管具有一闸极、一源极以及一汲极，其中所述闸极连接所对应的所述扫描配线，所述源极连接所对应的所述数据配线，且所述汲极与所述闸极在一垂直方向上具有一重迭区域而产生一闸极-汲极寄生电容；

多个像素电极，分别设置于所述多个像素区内，并电性连接至所对应的所述汲极；

多个电容补偿部，对应于所述多个像素区设置，其中每一电容补偿部与所对应的所述像素区两侧的两条扫描配线中的一条在一水平方向上维持一间距而诱发一补偿电容，每一汲极以及所对应的所述电容补偿部被设置为：当所述重迭区域减小而导致所述闸极-汲极寄生电容降低时，所述间距相应地减小，以增加所述补偿电容，且当所述重迭区域变大而导致所述闸极-汲极寄生电容增加时，所述间距相应地变大，以降低所述补偿电容；

一对向基板；以及

一显示介质层，配置于所述薄膜晶体管阵列基板与所述对向基板之间。

8.如权利要求7所述的显示面板，其特征在于，所述每一电容补偿部是沿着所对应的所述扫描配线延伸的条状结构或块状结构；

所述每一电容补偿部与所对应的所述像素电极分别位于同一条扫描配线的相对两侧；

所述薄膜晶体管阵列基板还包括：

多个连接部，对应于所述像素区设置，其中每一连接部横越所对应的所述扫描配线，并且连接于所对应的所述电容补偿部与所对应的所述汲极之间；

多条共享配线，分别设置于所述多个像素区内，每一共享配线沿着所对应的所述像素电极的外围配置；

所述每一电容补偿部与所对应的所述像素电极位于同一个像素区内，并且分别邻近所述像素区两侧的两条不同的扫描配线，所述电容补偿部与其邻近的所述扫描配线在所述水平方向上维持所述间距；

所述像素区呈行列配置，所述扫描配线沿着列的方向延伸，所述数据配线沿着行的方向延伸，其中同一列上的每两个相邻的像素区为一组，且同组的所述两像素区内的所述两薄膜晶体管共同连接到同一条数据配线，所述条数据配线位于所述两像素区之间；

其中同组的所述两像素区内的所述两薄膜晶体管分别邻近两条不同的扫描配线，并且分别连接到所述两条不同的扫描配线阵列基板。

9.如权利要求7所述的显示面板，其特征在于，所述对向基板为一彩色滤光基板；

所述显示介质层为一液晶层。

10.一种显示装置，包括：

如权利要求7所述的一显示面板；以及

一背光模块，配置于所述显示面板旁，以提供一背光源至所述显示面板。

Images