CN101546763A - 内嵌存储器装置及制程方法 - Google Patents

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Abstract

本发明为一种内嵌存储器装置，用以解决不稳定电压源造成电路可靠性降低的问题，本发明的内嵌存储器包含了一晶体管电容及一金属夹成电容，以提升电压源环的稳定度，且可稳定内嵌存储器的电压，也对于内嵌存储器周围电路的电压源提供稳压的作用。

Description

内嵌存储器装置及制程方法
技术领域
本发明为一种内嵌存储器装置，特别是一种利用集成电路制程而达到增强电压源稳定度的内嵌存储器装置及制程方法。
背景技术
以现在工业技术而言，电子系统已可整合于单一芯片上，即所谓的系统单芯片(System On Chip；SOC)；目前系统单芯片利用集成电路制程来制作，包含有处理器、内嵌存储器及各类型外围与外部总线接口。系统单芯片技术的进步让系统设计人员得以缩减电子系统所占用的体积以及测试时间，增加可靠度，并缩短产品上市时程。
上述系统单芯片中的内嵌存储器是一个重要的电子组件，请参考图1A及图1B，图1A为现有技术内嵌存储器的线路布局俯视图，而图1B为现有技术内嵌存储器的线路布局剖面图。在图1A中，内嵌存储器线路架构包括一核心电路10、一接地环12及一电源环14，由图1B，可看出核心电路10使用到一离子注入层100、一多晶硅层102、一第一金属层104、一第二金属层106、一第三金属层108及一第四金属层110。
在系统单芯片中，因集成电路运作状态改变及线路间电容耦合作用的影响，造成电压源上下起伏震荡，这种不稳定的电压源，使得电压超出时间模型(timing model)所包含的范围，降低电路的可靠性，随着电路逐渐演进到深次微米(Deep Sub-Micron)，电压源震荡的幅度，还可能会导致晶体管离开正常工作的饱和区，造成电路功能错误。而在深次微米的芯片中，内嵌存储器所占面积的比例越来越高，稳定的电压源将可增加内嵌存储器的稳定度，相对提升芯片的良率。
发明内容
为了解决现有技术内嵌存储器中所产生不稳定的电压源问题，本发明提出一种应用于集成电路内嵌存储器的增强电压源稳定度的装置及方法。
本发明的目的在于在不更动系统单芯片整体布局的状况，以增加集成电路内嵌存储器的电压源稳定度。
为了达到上述的目的，本发明提出一种应用于集成电路内嵌存储器的增强电压源稳定度的装置，包括一核心电路，该核心电路的一端连接于一电压源环，且另一端连接于一接地环；一晶体管电容，链接于该电压源环，且与该核心电路并联；及一金属夹成电容，链接于该电压源环，且与该核心电路及该晶体管电容并联；藉此，通过该晶体管电容与该金属夹成电容以增加该电压源的稳定度。
为了达到上述的目的，本发明提出一种内嵌存储器的增强电压源稳定度的布局方法，该内嵌存储器的架构包括有一第一金属层、一多晶硅层、一离子注入层、一第四金属层、一第二金属层及一第三金属层，该方法包括布局一核心电路于该第一金属层、该多晶硅层、该离子注入层、该第二金属层、该第三金属层及该第四金属层；布局一接地环及一电压源环于该第四金属层的一额外空间；设置至少一晶体管电容于该接地环及该电压源环的下方；及形成一金属夹成电容于该第五金属层及该第六金属层之间。
采用本发明的方法，将晶体管电容及金属夹成电容加入于内嵌存储器原先的架构内，可增加电压源环的稳定度，且可稳定内嵌存储器的电压，也对于内嵌存储器周围电路的电压源提供稳压的作用，增强系统单芯片整体的可靠度。
附图说明
图1A为现有技术内嵌存储器的线路布局俯视图；
图1B为现有技术内嵌存储器的线路布局剖面图；
图2A为本发明一实施例内嵌存储器的等效示意图；
图2B为本发明一实施例内嵌存储器线路布局的剖面图；及
图3为本发明一实施例内嵌存储器电路制程方法流程图。
附图标号：
核心电路     10、24         离子注入层   100、30
多晶硅层     102、32        第一金属层   104、34
第二金属层   106、36        第三金属层   108、38
第四金属层   110、40        接地环       12、22
电源环       14、20         金属夹成电容 26
特定金属层   260            晶体管电容   28
第五金属层   42             第六金属层   44
具体实施方式
在系统单芯片中，不稳定的电压源将降低电路的可靠性，随着电路制程逐渐演进到深次微米(Deep Sub-Micron)，电压源震荡的幅度，更可能会导致晶体管离开正常工作的饱和区，造成电路功能错误。而在深次微米的芯片中，内嵌存储器所占面积的比例越来越高，稳定的电压源将可增加内嵌存储器的稳定度，相对提升芯片的良率。本发明提供一种新的内嵌存储器结构，使得内嵌存储器对于上述电压源不稳定的问题的耐受型更高，以避免所储存的数据内容错误。
请同时参考图2A及图2B，图2A为本发明一实施例内嵌存储器的等效示意图，图2B为本发明一实施例内嵌存储器线路布局的剖面图。本发明的内嵌存储器装置包括一电压源环20、一接地环22、一核心电路24、一金属夹成电容26及一晶体管电容28；其中，核心电路24的外围依序由接地环22与电压源环20环绕，而金属夹成电容26形成于核心电路24的上方，晶体管电容28形成于接地环22与电压源环20的下方。
由图2B的布局剖面图可得知，本发明的内嵌存储器的布局是利用集成电路制程所制作，包括有一离子注入层30、一多晶硅层32、一第一金属层34、一第二金属层36、一第三金属层38、一第四金属层40、一第五金属层42及一第六金属层44。
核心电路24是利用离子注入层30、多晶硅层32、第一金属层34、第二金属层36、第三金属层38、第四金属层40堆栈而成，其中离子注入层30及多晶硅层32构成核心电路24中的基本电子组件，如：晶体管(MOS)、二极管(diode)等等，而上述晶体管、二极管的端点则可利用第一金属层34及第二金属层36来进行连结。而本发明的电压源环20及接地环22是设置于第四金属层40。
请同时参考图2B及图3，图3为本发明一实施例内嵌存储器电路制程方法流程图。本发明内嵌存储器装置通过初始的电路布局与内嵌存储器架构的特性，分别将金属夹成电容(Metal-Insulator-Metal，MIM)设计至内嵌存储器核心电路的上方，与晶体管电容(MOSCAP)设计至接地环和电压源环的下方，以提高内嵌存储器装置对不稳定电压源的耐受性。其中，内嵌存储器的制程如下所述：
首先，依序形成一离子注入层30、一多晶硅层32、一第一金属层34(S100)，由于在初始电路布局时即规划了晶体管电容28的位置，因此当离子注入层30、多晶硅层32与第一金属层34形成后，晶体管电容28也形成完毕(S102)，接着再依序形成一第二金属层36、一第三金属层38及第四金属层40(S104)，其中，第四金属层40主要形成一接地环22与一电压源环20(S106)；此时，俯视的内嵌存储器结构主要可划分为核心电路与环绕核心电路的接地环与电压源环三部份。
其中，核心电路是由离子注入层30、多晶硅层32、第一金属层34、第二金属层36、第三金属层38、第四金属层40堆栈而成，其基本电子组件，如：晶体管、二极管等等是被形成于离子注入层30及多晶硅层32上，而上述晶体管、二极管的端点则可利用第一金属层34及第二金属层36来进行连结；且利用预先规划的接地环22及电压源环20下方的额外空间(位置)，通过离子注入层30、多晶硅层32与第一金属层34此三层结构以形成一晶体管电容28。
接着，依序形成一第五金属层42于第四金属层40上、一特定金属层260于第五金属层42上以及一第六金属层44形成于特定金属层260上(S108)，即特定金属层260位于第五金属层42及第六金属层44之间，使得第五金属层42、特定金属层260及第六金属层44构成一金属夹成电容(S110)，并且所布局的特定金属层260较接近于第五金属层42。因此在内嵌存储器外围电压源环20及接地环22下方加入晶体管电容28，在内嵌存储器核心电路上方加上金属夹成电容26，以此方式来增加内嵌存储器对电压源的稳定度。
本发明是将晶体管电容28及金属夹成电容26加入于内嵌存储器原先的架构内，因此，可以在不大幅更动内嵌存储器整体布局的状况下，利用离子注入层30、多晶硅层32与第一金属层34的三层结构，以及在第五金属层42及第六金属层44之间，分别将晶体管电容28与金属夹成电容26设置于其中的额外空间。如此的作法可增加电压源环20的稳定度，且可稳定内嵌存储器的电压，也对于内嵌存储器周围电路的电压源提供稳压的作用，增强系统单芯片整体的可靠度。
惟以上所述仅为本发明的较佳可行实施例，非因此即局限本发明的专利范围，故举凡运用本发明说明书及图示内容所为的等效结构变化，均同理包含于本发明的范围内，合予陈明。

Claims (9)

1.一种内嵌存储器装置，其特征在于，该内嵌存储器装置包括：
一核心电路，该核心电路外围依序以一接地环与一电压源环环绕；
一晶体管电容，位于所述的核心电路的电压源环及接地环下方，链接于该电压源环及该接地环，且与所述的核心电路并联；及
一金属夹成电容，位于所述的核心电路上方，链接于所述的电压源环及接地环，且与所述的核心电路及晶体管电容并联；
藉此，通过所述的晶体管电容与所述的金属夹成电容以增加所述的电压源的稳定度。
2.如权利要求1所述的内嵌存储器装置，其特征在于，该内嵌存储器装置还包括：
一离子注入层；
一多晶硅层，布局于所述的离子注入层上；
一第一金属层，布局于所述的多晶硅层上；
一第二金属层，布局于所述的第一金属层上；
一第三金属层，布局于所述的第二金属层上；
一第四金属层，布局于所述的第三金属层上；
一第五金属层，布局于所述的第四金属层上；
一特定金属层，布局于所述的第五金属层上；及
一第六金属层，布局于所述的第五金属层上。
3.如权利要求2所述的内嵌存储器装置，其特征在于，其中所述的核心电路是利用所述的离子注入层、所述的多晶硅层、所述的第一金属层、所述的第二金属层、所述的第三金属层、所述的第四金属层堆栈而成。
4.如权利要求2所述的内嵌存储器装置，其特征在于，其中所述的电压源环与所述的接地环形成于所述的第四金属层。
5.如权利要求1所述的内嵌存储器装置，其特征在于，其中所述的晶体管电容是通过所述的离子注入层、所述的多晶硅层与所述的第一金属层所形成，且设计于所述的电压源环及所述的接地环下方的一额外空间。
6.如权利要求4所述的内嵌存储器装置，其特征在于，其中所述的金属夹成电容是由于所述的第五金属层、所述的特定金属层及所述的第六金属层所构成者。
7.一种内嵌存储器的制程方法，其特征在于，该方法包括：
依序形成一离子注入层、一多晶硅层及一第一金属层；
于形成所述的离子注入层、所述的多晶硅层及所述的第一金属层的同时形成一晶体管电容；
依序形成一第二金属层、一第三金属层及一第四金属层于所述的第一金属层之上；
形成一接地环及一电压源环于所述的第四金属层；
依序形成一第五金属层于所述的第四金属层上、一特定金属层于所述的第五金属层上及一第六金属层形成于所述的特定金属层上；及
通过所述的第五金属层、所述的特定金属层及所述的第六金属层以构成一金属夹成电容。
8.如权利要求7所述的内嵌存储器的制程方法，其特征在于，其中所述的晶体管电容设计于所述的电压源环及所述的接地环下方的一额外空间。
9.如权利要求7所述的内嵌存储器的制程方法，其特征在于，其中所述的金属夹成电容接近于所述的第五金属层。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101546592A (zh) * 2008-03-25 2009-09-30 扬智科技股份有限公司 减少电源环使用面积的内嵌存储器装置
US10597308B2 (en) * 2013-11-25 2020-03-24 Kurita Water Industries Ltd. Water treatment plant controlling method and controlling program, and water treatment system
US20160340206A1 (en) * 2015-05-18 2016-11-24 Shane Antos System and method of predicting water quality in a decentralized treatment system

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6127880A (en) * 1997-09-26 2000-10-03 Advanced Micro Devices, Inc. Active power supply filter
JP2004327619A (ja) * 2003-04-23 2004-11-18 Toshiba Corp 半導体集積回路装置及びその製造方法
JP4322839B2 (ja) * 2005-04-11 2009-09-02 エルピーダメモリ株式会社 半導体装置
KR100703974B1 (ko) * 2005-08-11 2007-04-06 삼성전자주식회사 Ｍｉｍ 커패시터를 구비하는 반도체 집적회로 장치 및 그제조 방법
US7518850B2 (en) * 2006-05-18 2009-04-14 International Business Machines Corporation High yield, high density on-chip capacitor design

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