CN101526831B - 用于在多个时钟域之间提升确定性的装置、方法和系统 - Google Patents

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Abstract

一种用于在计算机系统或集成电路之内的多个时钟域之间提升确定性的技术。在一个实施例中，一个或多个执行单元被置于确定性状态，所述确定性状态与具有多个不同时钟域的处理器系统之内的多个时钟有关。

Description

用于在多个时钟域之间提升确定性的装置、方法和系统
技术领域
本发明的实施例总体上涉及信息处理领域，并且更具体地，涉及计算机系统和微处理器内的时钟控制这一领域。
背景技术
随着更多的功能被集成到现代微处理器中，需要以不同的时钟频率、相位等来对处理器内的各个功能单元进行操作(“时钟控制”)。随着在同一处理器内具有了更多的时钟域，为了各种目的(诸如测试)来提升确定性也变得更加复杂。一些测试技术可以使用周期性系统管理中断(PSMI)来一步一步地执行运行在处理器上的程序、并且在程序中的各个点返回处理的结果。
PSMI是一种调试方法，通过该方法，在系统管理中断(或者叫SMI)周期性地产生(频率上快到足以总能确保两个连续的中断出现在逻辑分析器缓冲器中)的同时，逻辑分析器会在循环缓冲器中跟踪外部总线的活动。PSMI处理机将内部处理器状态保存到存储器中，以使得之后能够在仿真器或处理器的软件模型上重新构建该处理器的大部分内部状态，并且使用跟踪信息来使程序缺陷重现。
典型地，PSMI依赖于处理资源(例如执行资源)与处理器内的其它事件进行同步，以便得到由处理器所返回的确定性结果。随着由于例如更多的功能被集成到同一处理器内而导致时钟域的数目增加，PSMI技术的使用也变得更加困难。
附图说明
在附图中，以示例而非限制的方式示出了本发明的实施例，其中相似的参考数字表示类似的元件，并且其中：
图1示出了其中可以使用本发明的至少一个实施例的微处理器的方框图；
图2示出了其中可以使用本发明的至少一个实施例的共享总线计算机系统的方框图；
图3示出了其中可以使用本发明的至少一个实施例的点对点互连计算机系统的方框图；
图4示出了其中可以实现本发明的至少一个实施例的逻辑的方框图；
图5示出了可以用于执行本发明的至少一个实施例的操作的流程图。
具体实施方式
图1示出了一个微处理器，可以在该微处理器中使用本发明的至少一个实施例。特别地，图1示出了微处理器100，其具有一个或多个处理器核心105和110，每个核心分别具有至少一个非CPU功能单元107和113。图1还示出了至少一个其它非CPU功能单元115，其可以执行其它不由功能单元107和113所执行的操作。在一个实施例中，功能单元107、113和115可以包括各种功能，诸如图形处理、存储器控制以及外设控制(例如音频、视频、磁盘控制、数字信号处理等)。在一些实施例中，微处理器100还可以包括其它未在图1中示出的逻辑，例如I/O控制。在一个实施例中，多处理器系统中的每个微处理器或多核心处理器中的每个处理器核心可以包括逻辑119或与之相关，该逻辑用于支持根据至少一个实施例的、用以在具有多个时钟域的处理器中提升确定性(to promote determinism)的技术。根据一个实施例，所述逻辑可以包括硬件电路，用以将一个或多个执行资源与处理器内的一个或多个时钟或事件进行同步。在另一些实施例中，逻辑119可以包括软件，用以帮助提升具有多个时钟域的处理器内的执行资源的确定性。在另一些实施例中，可以使用硬件和软件的组合来执行本文描述的确定性提升技术。
在一个实施例中，可以在集成电路之内或之外使用逻辑，以将具有多个时钟域的处理器(这是因为该处理器中具有多种功能)内的执行资源置于确定性状态，以便在诸如应用、操作系统、BIOS、固件等这样的软件程序的改进、调试或优化过程中起帮助作用。例如，在一个实施例中，逻辑119包括通用时钟脉冲发生器(UCPG)，其用于基于来自具有多个不同频率或相位的多个不同时钟的公共时钟沿或事件来产生一个公共时钟脉冲。在一个实施例中，UCPG的输出用于改变计数器的状态，当该计数器等于或超过某一临界计数值时，该计数器使得执行资源开始处理与将被调试或优化的程序相关的指令，以便将执行资源提升到如UCPG信号所示的与处理器内的各个时钟有关的确定性状态。
例如，在一个实施例中，计数器被初始化为初始值，并且执行单元被初始化为同步地暂停(halt)。随着来自UCPG的信号沿使得该计数器递减(或者在一个实施例中为递增)，该计数器达到某一临界值，例如“0”值，这使得对该执行单元产生中断。然后，该执行单元开始在与处理器中的各个时钟(在UCPG信号的产生中起作用)有关的确定性点上执行指令。由于在与处理器内的各个时钟域有关的确定性状态中进行执行，可以以一种更为可靠的方式使用诸如PSMI这样的技术来对处理代码进行调试或优化。在一个实施例中，可以在具有多个处理器核心、多个不同功能(例如图形、存储器控制、各种外设控制)的处理器内(例如在“片上系统”处理器内)使用本文描述的技术。本文公开的技术还可被用于这样的计算机系统中，其中多个功能分布在分离的集成电路之中。
例如，图2示出了前端总线(FSB)计算机系统，在该系统中可以使用本发明的一个实施例。任意处理器201、205、210或215可以从处理器核心223、227、233、237、243、247、253、257中的一个处理器核心之内的或与之有关的任意本地一级(L1)高速缓冲存储器220、225、230、235、240、245、250、255中访问信息。此外，任意处理器201、205、210或215可以从共享二级(L2)高速缓存203、207、213、217中的任何一个中或者经由芯片组265从系统存储器260中访问信息。图2中的一个或多个处理器可以包括逻辑219或与之有关，该逻辑用于在多个时钟域之间提升处理的确定性。
除了图2中所示出的FSB计算机系统之外，可以结合本发明的各种实施例来使用其它系统配置，包括点对点(P2P)互连系统和环形互连系统。例如，图3的P2P系统可以包括多个处理器，示例中仅示出了两个处理器370、380。处理器370、380各自可以包括本地存储器控制器中心(MCH)372、382以便与存储器32、34连接。处理器370、380可以使用PtP接口电路378、388经由点对点(PtP)接口350来交换数据。处理器370、380各自可以使用点对点接口电路376、394、386、398经由单独的PtP接口352、354来与芯片组390交换数据。芯片组390也可以经由高性能图形接口339与高性能图形电路338交换数据。本发明的实施例可以位于具有任意数目的处理核心的任意处理器之内，或者位于图3的每个PtP总线代理之内。在一个实施例中，任意处理器核心可以包括本地高速缓冲存储器(未示出)或与之有关。此外，共享高速缓存(未示出)可以被包括在两个处理器中每一个处理器的外部，但仍经由P2P互连与处理器相连接，这样，如果处理器进入低功耗模式，则一个或两个处理器的本地高速缓存信息可以被存储在共享高速缓存内。图3中的一个或多个处理器或核心可以包括用于在系统中的处理器或其它集成电路之内对执行的确定性进行提升的逻辑或与之有关。所述逻辑可以包括存储装置或与之有关，例如，可以包括用于将执行资源置于确定性状态的UCPG和一个或多个计数器，如本文所描述的那样，以便使用诸如PSMI这样的技术来帮助调试或优化程序。
图4示出了用于执行本发明的至少一个实施例的逻辑。在一个实施例中，逻辑419包括UCPG 401，以便接收具有多个不同(或相同)频率和/或相位的多个不同时钟脉冲403，并且生成其频率和相位与不同时钟脉冲的公关状态相对应的公共时钟脉冲。例如，在一个实施例中，计数器从非零值向下计数到零。UCPG可以实现多个不同的技术，以确保生成一个信号，该信号是与多个时钟信号(其中每个时钟信号可能是异相的或具有不同的频率)有关的确定性信号。在一个实施例中，逻辑419还包括计数器405，用于以与来自UCPG的输出信号407相对应的频率从初始值计数到临界值。例如，在一个实施例中，计数器被设定为非零值并且向下计数到临界值，例如“0”值，然而在其它实施例中，该计数器被初始化为一个值，例如“0”，并且向上计数到临界值。在一个实施例中，计数器405可以是多个计数器，每个计数器联合工作或单独工作，用以将一个或多个执行资源置于与至少两个不同的时钟域有关的确定性状态。
当计数器达到临界值时，它可以使至少一个执行单元410被中断暂停状态，并且将该至少一个执行单元置于与UCPG时钟脉冲有关的确定性状态，从而将该执行单元置于与由UCPG时钟脉冲所表示的时钟有关的确定性状态。通过使用逻辑419，可以使用诸如PSMI这样的调试或优化技术，来帮助开发或调试运行在具有多个时钟域的处理器内的程序。
图5示出了可以结合本发明的至少一个实施例来使用的操作的流程图，该操作与应用本实施例的处理器或系统配置无关。在操作501，计数器被初始化为初始状态。在一个实施例中，该初始状态表示一个大于零的值。在操作505，相应的一个或多个执行单元暂停工作。在操作510，通用时钟脉冲发生器(UCPG)使得该计数器以与UCPG时钟脉冲沿同步的方式递减。在另一些实施例中，UCPG脉冲使得该计数器的值递增。当在操作515中该计数器达到临界值时，在操作520，相应的执行单元被激活，以便以一种与由UCPG时钟脉冲所代表的时钟有关的确定性方式来执行指令。由于所述执行单元处在同处理器内与UCPG时钟脉冲同步的各个时钟有关的确定性状态，可以使用诸如PSMI这样的调试或优化技术来帮助调试或开发打算运行在具有多个时钟域的处理器或系统上的软件程序。
可以由存储在机器可读介质上的代表性数据来实现至少一个实施例的一个或多个方面，该代表性数据代表了处理器内的多种逻辑，当被机器读取时，该代表性数据会使机器构造出用于执行本文描述的技术的逻辑。这样的表示(被称为“IP核”)可以被存储在有形的机器可读介质(“磁带”)上，并且被提供给各种客户或生产设施，以便加载到实际生产该逻辑或处理器的制造机器内。
从而，以上描述了一种用于控制微架构存储区域访问的方法和装置。可以理解的是，以上的描述旨在示例，而不是限制。本领域的技术人员在阅读和理解了以上的描述之后，可以很明显地想到其它许多实施例。因此，本发明的保护范围应该由所附的权利要求以及这些权利要求所涵盖的等效物的全部范围来决定。

Claims (20)

1.一种用于在多个时钟域之间提升确定性的装置，包括：
通用时钟脉冲发生器(UCPG)，用于接收具有多个不同频率和相位的多个不同时钟信号，并且产生时钟脉冲，该时钟脉冲对于具有多个不同频率和相位的所述多个不同时钟信号来说是公共的；
计数器，用于以与UCPG时钟脉冲成比例的频率从初始值计数到临界值；
至少一个执行单元，作为所述计数器达到所述临界值的结果，所述至少一个执行单元将被从暂停状态激活。
2.根据权利要求1所述的装置，其中，所述至少一个执行单元会将所述计数器复位为所述初始值。
3.根据权利要求1所述的装置，其中，所述初始值是非零值，并且其中，所述临界值是零值。
4.根据权利要求1所述的装置，其中，所述UCPG时钟脉冲的频率等于所述计数器在计数过程中发生改变的频率。
5.根据权利要求1所述的装置，其中，还包括指令译码器、指令调度器和指令引退单元。
6.一种用于在多个时钟域之间提升确定性的系统，包括：
存储器，其包括软件程序；
处理器，用于执行所述软件程序，其中，所述处理器具有至少一个执行单元以及与多个功能相对应的多个时钟域；
用于在与所述多个时钟域有关的所述至少一个执行单元中提升确定性的逻辑，所述逻辑包括计数器，所述计数器用于以与通用时钟脉冲相对应的速率从初始状态计数到临界状态，其中，所述通用时钟脉冲是基于来自所述多个时钟域的多个时钟而产生的。
7.根据权利要求6所述的系统，还包括周期性系统管理中断(PSMI)逻辑，其用于帮助调试所述软件程序，其中，所述PSMI逻辑要根据所述确定性逻辑而与所述多个时钟域同步。
8.根据权利要求7所述的系统，其中，所述处理器包括CPU、图形引擎、存储器控制单元以及至少一个外设控制单元。
9.根据权利要求8所述的系统，还包括多个处理器。
10.根据权利要求9所述的系统，其中，所述多个处理器中的至少两个处理器具有多个时钟域。
11.一种用于在多个时钟域之间提升确定性的方法，包括：
将计数器初始化为初始值；
暂停耦合到所述计数器的执行单元；
以与通用时钟脉冲发生器(UCPG)信号频率成比例的速率改变所述计数器的值，其中，所述通用时钟脉冲发生器(UCPG)信号频率是基于具有多个不同频率和相位的多个不同时钟信号而产生的；
在所述计数器达到临界值之后，激活所述执行单元。
12.根据权利要求11所述的方法，其中，所述执行单元使所述计数器被置为初始值。
13.根据权利要求11所述的方法，其中，所述UCPG信号代表来自多个时钟域的多个时钟信号。
14.根据权利要求11所述的方法，其中，通过在所述计数器的值达到所述临界值之后产生中断信号来激活所述执行单元。
15.根据权利要求11所述的方法，其中，所述计数器的初始值是非零值，并且所述临界值是零值。
16.一种用于在多个时钟域之间提升确定性的方法，包括：
在执行单元内执行多个指令；
对于多个指令，在确定性点产生周期性系统管理中断(PSMI)信号，其中，所述确定性点是确定性逻辑将执行置于与来自多个时钟域的多个时钟有关的已知状态的结果，其中，所述确定性逻辑包括计数器，所述计数器用于当所述计数器达到临界值时使所述执行从暂停状态激活，其中，所述计数器以与通用时钟脉冲相对应的速率计数到所述临界值，所述通用时钟脉冲是基于来自所述多个时钟域的所述多个时钟而产生的。
17.根据权利要求16所述的方法，其中，所述计数器的初始值是大于零的值，并且所述临界值是零。
18.根据权利要求16所述的方法，其中，所述计数器的初始值是零，并且所述临界值大于零。
19.根据权利要求16所述的方法，其中，所述执行单元与片上系统(SoC)处理器相关。
20.根据权利要求19所述的方法，其中，所述SoC处理器包括至少一个CPU、图形引擎、存储器控制器以及至少一个外设控制器。
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