CN101517729B - 使用蚀刻停止层形成贯穿晶片电学互连及其它结构 - Google Patents

使用蚀刻停止层形成贯穿晶片电学互连及其它结构 Download PDF

Info

Publication number
CN101517729B
CN101517729B CN2007800357515A CN200780035751A CN101517729B CN 101517729 B CN101517729 B CN 101517729B CN 2007800357515 A CN2007800357515 A CN 2007800357515A CN 200780035751 A CN200780035751 A CN 200780035751A CN 101517729 B CN101517729 B CN 101517729B
Authority
CN
China
Prior art keywords
wafer
etching
cavity
stopping layer
micro
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2007800357515A
Other languages
English (en)
Other versions
CN101517729A (zh
Inventor
利奥尔·夏夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yuanxin Optoelectronics Co ltd
Epistar Corp
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN101517729A publication Critical patent/CN101517729A/zh
Application granted granted Critical
Publication of CN101517729B publication Critical patent/CN101517729B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Pressure Sensors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Micromachines (AREA)
  • Weting (AREA)

Abstract

在半导体晶片中提供贯穿晶片互连，包括在半导体晶片的可能凹陷部分内形成牺牲膜(110)；沉积金属化(124)于该晶片的一面上，从而覆盖面向该晶片这一面的该牺牲膜的露出部分；可能地在蚀刻之后除去以露出面向该晶片另一面的该牺牲膜的露出部分；以及沉积金属化(130)于该晶片的另一面上，从而接触先前沉积的金属化。还披露了使用薄金属膜提供电容性和其它结构的技术。

Description

使用蚀刻停止层形成贯穿晶片电学互连及其它结构
相关申请的交叉引用 
本发明主张2006年9月26日提交的美国临时专利申请No.60/848,043的优先权利益。 
技术领域
本发明涉及使用薄电介质膜形成贯穿晶片电学互连及其它结构的技术。
背景技术
转让给本申请的受让人的美国专利No.6,818464披露了一种用于提供具有一个或更多个通孔的半导体结构的双面蚀刻技术，这些通孔通过馈通(feed-through)金属化工艺来气密密封。馈通金属化工艺可包括使用电镀技术。该半导体结构例如可以用作封装光电子或其它装置或者集成电路的封装的盖。贯穿晶片电学互连可以提供例如从封装的外部到封装在该封装内的装置或电路的电学接触。
根据前述专利中披露的具体实施例，在包含掩埋蚀刻停止层的硅晶片上进行该双面蚀刻技术。该贯穿晶片电学互连可以令人满意地获得，不过将掩埋蚀刻停止层包含在半导体晶片中是昂贵的。类似地，使用电镀技术形成该馈通金属化是昂贵的。
本发明可以克服对于这种掩埋蚀刻停止层的需求且不需要使用电镀技术来形成该馈通金属化。
发明内容
根据本发明一方面，贯穿晶片互连的制作包括形成牺牲膜。
例如，一种提供贯穿晶片互连的方法包括：在预先存在的半导体晶片内形成牺牲电介质膜；沉积金属化于该晶片的一面上，从而覆盖面向该晶片这一面的该牺牲膜的露出部分；除去面向该晶片另一面的该牺牲膜的露出部分；以及沉积金属化于该晶片的所述另一面上，从而接触先前沉积的金属化。
在一些实施方式中，该牺牲膜为二氧化硅或氮化硅。
在另一方面，披露了一种在包含第一面和第二面的半导体晶片中提供贯穿晶片互连的方法。该方法包括：在该晶片的第二面内蚀刻形成一个或多个微通孔，以及在该第二面上提供蚀刻停止层，其中该蚀刻停止层覆盖该微通孔中的表面。在该晶片的该第一面内蚀刻形成腔体至一深度，使得在该微通孔蚀刻形成的区域中，该蚀刻停止层的部分在该腔体内露出。该方法还包括沉积金属化于该晶片的一面上，以及随后从与该微通孔蚀刻形成位置相对应的区域除去该蚀刻停止层的区域。沉积金属化于该晶片的另一面上，使得在与该微通孔蚀刻形成位置相对应的区域内，沉积在该第一面上的金属化与沉积在该第二面上的金属化接触以形成该贯穿晶片互连。在一实施例中，蚀刻该腔体至一深度，使得该腔体的深度和该一个或多个微通孔的平均深度之和超过该晶片的总厚度。在一实施例中，此方法还包括步骤：在该第一面内蚀刻形成该腔体之后，选择性生长氧化物层于该晶片的第一面和第二面上，使得该蚀刻停止层的部分仍在该腔体内露出，以及其中该氧化物层的厚度大于该蚀刻停止层的厚度；以及其中除去该蚀刻停止层的区域包括使用蚀刻该蚀刻停止层和该氧化物层二者的蚀刻剂。在一优选方式中，该氧化物层的厚度至少三倍于该蚀刻停止层。
在另一实施方式中，可以在第二面内蚀刻形成微通孔之前，在该晶片的第一面内蚀刻形成该腔体。因此，例如，一种在具有第一面和第二面的半导体晶片中提供贯穿晶片互连的方法，可以包括：在该晶片的第一面内蚀刻形成腔体；在该晶片的该第一面上提供蚀刻停止层，其中该蚀刻停止层覆盖该腔体中的表面；以及在该晶片的该第二面内蚀刻形成一个或多个微通孔至一深度，使得该一个或多个微通孔到达该蚀刻停止层。可以沉积金属化于该晶片的一面上，以及随后从与该一个或多个微通孔蚀刻形成位置相对应的区域除去该蚀刻停止层的区域。可以沉积金属化于该晶片的另一面上，使得在与该一个或多个微通孔蚀刻形成位置相对应的区域内，沉积在该第一面上的金属化与沉积在该第二面上的金属化接触以形成该贯穿晶片互连。
尽管前述技术使用双面蚀刻(即，从一面蚀刻以形成微通孔以及从另一面蚀刻以形成腔体)，在一些应用中，可以仅从晶片的一面蚀刻形成贯穿晶片开口。
在一些应用中，这些技术可以形成气密密封的贯穿晶片互连。
该薄金属膜也用以用于形成电容性和其它结构，例如薄膜电感器和悬臂结构。
其它特征和优点通过下述详细描述、附图和权利要求将变得显而易见。
附图说明
图1A至图1F示出使用薄牺牲电介质膜形成贯穿晶片互连的双面蚀刻工艺的实施方式。
图2A至图2F示出使用薄牺牲电介质膜形成贯穿晶片互连的双面蚀刻工艺的另一实施方式。
图3示出使用薄电介质膜形成贯穿晶片电溶性互连的双面蚀刻工艺的示例。
图4A至图4E示出使用薄牺牲电介质膜形成金属悬臂结构或电感器的单面蚀刻工艺的实施方式。
图5示出根据图4A至图4E的工艺的金属悬臂结构的俯视图。
图6示出根据图4A至图4E的工艺的电感器的俯视图。
图7A示出形成为贯穿半导体晶片中的单个开口的多个电学互连的示例。
图7B示出图7A的贯穿晶片互连的俯视图。
图8A和图8B示出用于形成贯穿单个密封通孔(via)的多个电学互连的工艺的步骤。
图9A和图9B示出与图8A和图8B的工艺相关的电学互连的俯视图。
具体实施方式
披露这样的实施方式，其包括对半导体晶片执行双面和单面蚀刻技术以定义开口，其中贯穿晶片金属化可以发生在该开口内。图1A至图1F示出使用双面蚀刻技术的贯穿晶片互连工艺的实施方式的示例，其中在蚀刻形成腔体之前，通孔蚀刻形成于半导体晶片100中。在图1A，半导体晶片100包括第一面102和第二面104。分别具有底部107、109的微通孔106、108可以在半导体晶片100的第二面104上被蚀刻至预定深度。例如，半导体晶片100可以是在氢氧化钾(KOH)中可以被各向异性蚀刻的硅(Si)晶片。
图1A示出两个锥形微通孔106、108。然而，微通孔可以在半导体晶片的一面内形成为不同形状，例如方形或矩形。此外，微通孔的数目不限于两个；一个或者超过两个微通孔可以蚀刻形成。微通孔的数目及其形状例如可以基于半导体尺寸和工艺条件以及电路连接性要求来确定。
接着，在图1B，蚀刻停止层110沉积在半导体晶片100的被蚀刻的第二面104上。蚀刻停止层110可以由例如二氧化硅(SiO2)和/或氮化硅(Si3N4)组成。可以使用例如热氧化工艺生长二氧化硅层。如果使用热氧化工艺，则蚀刻停止层材料可以覆盖晶片的两面。二氧化硅层也可以用作半导体晶片100的隔离或钝化层。
蚀刻掩模层112沉积在半导体晶片100的第二面104上蚀刻停止层110上方。蚀刻掩模层112也可以由例如二氧化硅和/或氮化硅组成。蚀刻停止层110和蚀刻掩模层112不一定使用相同的层组成。例如，蚀刻掩模层112可以由使用低压化学气相沉积(LPCVD)工艺沉积的氮化硅组成。
此外，如图1B所示，蚀刻掩模层114沉积在半导体晶片100的第一面102上。蚀刻掩模层114定义用于随后在晶片第一面102内形成的一个或多个腔体的开口。
接着，从半导体晶片100的第一面102定义和蚀刻形成一个或多个腔体(例如，腔体116)，如图1C所示。用于形成腔体116的蚀刻技术可以与用于形成微通孔106、108的蚀刻技术相同。腔体116可以蚀刻至预定深度，使得薄膜120、122保留在分别由微通孔106、108定义的区域内。薄膜120、122由蚀刻停止层110的材料形成。在该示例中，蚀刻形成的腔体116大于微通孔106、108。
在图1C所示的实施方式中，腔体116以及每一个微通孔106、108的蚀刻深度的总和超过半导体晶片的总厚度，使得腔体116的底部分别伸展超过微通孔106、108的底部107、109。每个薄膜120、122的一部分因此在腔体116内露出。蚀刻掩模层112、114随后可以剥离。例如，如果蚀刻掩模层112、114由氮化硅组成，反应离子蚀刻(RIE)工艺可用于剥离这些层。在一些实施方式中，使用磷酸的湿法蚀刻工艺可以用于剥离蚀刻掩模层。
在图1D中，半导体晶片100被氧化。在半导体晶片100由硅组成的示例中，该氧化物层可以使用例如热氧化工艺来生长。氧化物118(例如SiO2)的厚区(例如1200nm)可以形成于半导体晶片表面上(例如，在硅存在的区域)。氧化物(例如SiO2)的较薄区(例如400nm)保留在没有硅的区域。例如，蚀刻停止层110的薄膜120、122保留在先前分别由微通孔106、108定义的区域内。
接着，如图1E所示，薄金属膜124沉积在半导体晶片100的第二面104上。金属膜124分别覆盖薄膜120、122以形成金属膜132、134。例如，可以通过物理气相沉积(PVD)或其它工艺沉积铜的薄膜(例如3至4微米)。
随后可以除去在腔体116内露出的薄膜120、122(即蚀刻停止材料)的部分。例如，可以使用氢氟酸(HF)基蚀刻剂除去蚀刻停止材料的这些部分。 由于硅100上的氧化物118厚于薄膜120、122，薄膜120、122的露出部分可以被蚀刻掉，部分氧化物118保留在硅100的区域上方，从而提供电学隔离。由于在硅上存在较厚氧化物，在蚀刻停止层膜120、122的蚀刻时不需要单独的蚀刻掩模。
接着，如图1F所示，薄金属膜130沉积在晶片的第一面102上。薄膜130可以直接沉积在金属膜132、134的露出部分上以形成半导体晶片100的两面之间的电学接触。在微通孔106、108先前被定义的区域中，第一面薄金属膜130接触第二面金属膜124，形成贯穿晶片连接126、128。
在备选实施方式中，在金属膜124沉积在半导体晶片100的第二面104上之前，薄金属膜130可以沉积在第一面102上且薄膜120、122可以除去。
图2A至图2F示出使用双面蚀刻技术的贯穿晶片互连工艺的实施方式的示例，其中在蚀刻形成微通孔之前，在半导体晶片200中蚀刻形成腔体。如图2A所示，半导体晶片200包括第一面202和第二面204。从半导体晶片200的第一面202蚀刻形成腔体(例如腔体206)。
例如，半导体晶片200可以是硅晶片。腔体206可以蚀刻至预定深度，在硅晶片中形成薄硅膜208(例如20μm)。标准蚀刻技术可用于形成腔体206。例如，可以在氢氧化钾中各向异性蚀刻形成腔体206。
在图2B中，蚀刻停止层210沉积在半导体晶片200的被蚀刻的第二面202上。蚀刻停止层210可以由例如热生长二氧化硅和/或氮化硅层组成。该二氧化硅层还可以用作电介质层。
此外，如图2B所示，蚀刻掩模层212可以沉积在半导体晶片200的第一面202上蚀刻停止层210上方。蚀刻掩模层212也可以由例如二氧化硅和/或氮化硅组成。蚀刻停止层210和蚀刻掩模层212不一定使用相同的层组成。
接着，蚀刻掩模层214也可以沉积在第二面204上。例如，氮化硅蚀刻掩模层可以使用LPCVD工艺来沉积。
现在可以从半导体晶片200的第二面204蚀刻形成开口以定义微通孔。图2C示出与先前形成的大腔体206相对的微通孔216、218。微通孔216、218可以蚀刻至蚀刻停止层210。由蚀刻停止层210和蚀刻掩模层212组成的薄膜217、219保留在腔体206和微通孔216、218之间的区域内。用于建立微通孔的蚀刻技术可以与用于形成腔体的蚀刻技术相同。
微通孔可具有不同形状和变化的数量。图2C示出两个锥形微通孔216、 218。在另一实施方式中，可以蚀刻形成仅一个或者超过两个微通孔，且微通孔可具有矩形或其它形状。
接着，如图2D所示，蚀刻掩模层212、214被剥离。例如，反应离子蚀刻(RIE)可用于剥离氮化硅蚀刻掩模层。半导体晶片200随后可以在热氧化工艺中氧化以在半导体晶片200的两面上形成较厚氧化物区219、221。由蚀刻停止层210组成的薄膜220、222分别保留在腔体206和微通孔216、218之间。氧化物层219、221生长到比膜220、222厚的厚度。
薄金属膜224沉积在半导体晶片200的第二面204上，如图2E所示。薄金属膜224应沿着微通孔延伸且应覆盖薄膜220、222。例如，可以通过PVD或其它工艺沉积铜的薄膜(例如3至4μm)。
如图2F所示，薄膜220、222(即蚀刻停止材料)被除去。例如，HF蚀刻工艺可用于除去薄膜220、222。较厚氧化物层219可保留在硅的区域上以提供电学隔离。由于在硅上存在较厚氧化物219，在蚀刻停止层膜220、222的除去时不需要单独的蚀刻掩模。
接着，薄金属膜226沉积在第一面202上。薄膜226可以分别直接沉积在微通孔216、218的区域上，以形成半导体晶片200的两面之间的电学接触。第二面薄金属膜224接触第一面薄金属膜226以形成贯穿晶片连接228、230。
在备选实施方式中，在金属膜224沉积在晶片的第二面上之前，薄金属膜226可以沉积在晶片的第一面上且薄膜220、222可以除去。
一旦完成前述贯穿晶片金属化，金属结构可以通过附加蚀刻和沉积步骤而形成于半导体晶片的一面或两面上，以提供例如电学互连和焊盘。
尽管前述技术使用双面蚀刻(即，从一面蚀刻以形成微通孔以及从另一面蚀刻以形成更大的腔体)，在一些应用中，可以仅从晶片的一面蚀刻形成贯穿晶片开口。例如，可以从晶片的一面(例如第一面)蚀刻形成大腔体，一直贯穿到晶片的第二面，该第二面上具有蚀刻停止(例如SiO2)层。这两个金属沉积和蚀刻停止膜除去可以如上所述进行(见下文图4A至4D)。
该金属膜还可以用于其它应用。例如，该金属膜可用于测量封装的密封性，该封装收纳例如光学装置、电磁装置、化学装置、微机械装置、微机电系统(MEMS)装置或微光机电系统(MOEMS)装置、或者包含微小、微米和亚微米尺寸元件的其它装置。在一个示例中，使用光学轮廓仪来检测金 属膜的形状变化。该变化用于确定通过将晶片(或者晶片的一部分，例如在划片之后)附着到另一衬底而形成的密封外壳中的相对压力和/或漏气率。
此外，尽管薄蚀刻停止层膜的一个应用是用于形成贯穿晶片电学互连，其它应用包括形成电容性、电感性或其它结构。例如，蚀刻停止层可以仅部分(或者根本不)除去以形成贯穿晶片电容性结构。往回参考图2E，薄金属膜224示为已经沉积在半导体晶片的一面上，该半导体晶片内形成了薄膜220、222。并不除去薄膜220、222(如图2F所示)，薄金属膜226可以直接沉积在厚氧化物219上以及薄膜220、222上以形成电容性结构。这种贯穿晶片电容性结构的示例示于图6。该电容性结构是由置于一对金属层224、226之间的薄氧化物层220(或222)组成，且形成于大腔体206和微通孔216、218之间的边界。尽管所示实施方式使用双面蚀刻工艺(以形成大腔体和微通孔)，贯穿晶片电容性结构也可以使用单面蚀刻工艺来制作。
在其它实施方式中，具有贯穿晶片互连的薄金属膜可被图案化以形成例如电感器(例如线圈)或可移动悬臂的装置。图4A至图4E示出用于制作电感器或金属悬臂结构的示例。该工艺包括形成薄SiO2牺牲膜。图5示出金属悬臂结构328A的示例的俯视图；图6示出电感器328B的示例的俯视图。
如图4A所示，半导体晶片300包括第一面302和第二面304。蚀刻掩模和蚀刻停止层310(例如SiO2和/或Si3N4的层)沉积在晶片的两面302、304上，且腔体306被蚀刻贯穿晶片300。如果Si3N4用作该蚀刻掩模层，其被除去。因此，由蚀刻停止层310形成的较薄膜312保留在晶片第二面304的表面上。薄蚀刻停止层膜312也延伸横过腔体306的底部。
接着，如图4B所示，进行较长的热氧化工艺以形成厚氧化物层319于硅存在的区域上。该氧化工艺应足够长，使得得到的氧化物319厚于延伸横过腔体306底部的薄膜层312。
在热氧化工艺之后，较薄金属膜324沉积在晶片一面(例如第二面)上，如图4C所示。薄氧化物膜312随后例如通过HF蚀刻工艺除去。在热氧化工艺期间形成的较厚氧化物区域319可以保留并用作隔离层。薄金属膜326随后沉积在晶片的第一面上，如图4D所示。沉积在晶片第一面上的金属膜326沿着腔体306的侧面和底部延伸。
接着，如图4E所示，位于腔体306底部的金属化328可图案化形成悬臂结构328A，例如图5的情形，或者形成电感器328B，例如图6的情形。 金属化图案中的开放间隙用330表示。位于腔体底部的金属化328可以使用例如标准光刻和湿法蚀刻技术来图案化。沿着腔体306侧面的金属化用作从晶片上表面到悬臂结构328A或电感器328B的导电线。
图4A至图4D的技术也可以用于形成在半导体晶片中贯穿单个非气密通孔334的多个电学互连。例如，在沉积薄金属膜324于晶片第一面上之后，如图4D所示，金属化324、326可被图案化以形成贯穿晶片电学互连332，如图7A所示。位于腔体底部的金属化324、326可以使用例如标准光刻和湿法蚀刻技术来图案化。图7A的通孔334和贯穿晶片互连332的俯视图示于图7B。
图4A至图4C的技术也可以用于形成在半导体晶片中贯穿单个气密通孔的多个电学互连。在沉积薄金属膜324于晶片一面上以覆盖薄电介质膜312之后，如图4C所示，薄电介质膜在电学互连将形成的位置被选择性蚀刻，且薄金属膜326沉积在晶片第一面上，如图8A所示。在电介质膜312被蚀刻的区域，位于第一面上的金属化326接触位于第二面上的金属化324以形成贯穿气密通孔的电学互连340。图9A为在选择性蚀刻电介质膜312之后以及沉积金属膜326之前的半导体晶片的俯视图。该图示出了被选择性蚀刻的电介质膜312的剩余部分以及底下金属膜324的露出部分。
在沉积薄金属膜326之后，金属化324、326使用标准光刻和湿法蚀刻技术来图案化，如图8B所示以及图9B的俯视图所示。例如，金属膜324、326可以从晶片的两面蚀刻以定义分离的电学互连340。互连340相互电学隔离。
其它实施方式落在权利要求的范围之内。

Claims (9)

1.一种在具有第一面和第二面的半导体晶片中提供贯穿晶片互连的方法，该方法包括：
在该晶片的第二面内蚀刻形成一个或多个微通孔；
在该第二面上提供蚀刻停止层，其中该蚀刻停止层覆盖该一个或多个微通孔中的表面；
在该晶片的该第一面内蚀刻形成腔体至一深度，使得在该一个或多个微通孔蚀刻形成的区域中，该蚀刻停止层的部分在该腔体内露出，其中蚀刻该腔体至一深度，使得该腔体的深度和该一个或多个微通孔的平均深度之和超过该晶片的总厚度；
沉积金属化于该晶片的一面上；
随后从与该一个或多个微通孔蚀刻形成位置相对应的区域除去该蚀刻停止层的区域；以及
沉积金属化于该晶片的另一面上，使得在与该一个或多个微通孔蚀刻形成位置相对应的区域内，沉积在该第一面上的金属化与沉积在该第二面上的金属化接触以形成该贯穿晶片互连。
2.如权利要求1所述的方法，其中该半导体晶片包括硅，且该蚀刻停止层包括二氧化硅或氮化硅的至少一种。
3.如权利要求1所述的方法，其中该半导体晶片包括硅，以及其中提供蚀刻停止层包括热生长二氧化硅层。
4.如权利要求1所述的方法，其中该腔体的尺寸大于该一个或多个微通孔的每一个的相应尺寸。
5.如权利要求1所述的方法，其中该晶片的第一面内的该腔体被蚀刻至一深度，从而在该腔体内露出该蚀刻停止层的薄膜。
6.如权利要求1所述的方法，包括在沉积金属化于该晶片的一面上之前，提供隔离层于该半导体晶片的表面上。
7.如权利要求1所述的方法，包括：
在该第一面内蚀刻形成该腔体之后，选择性生长氧化物层于该晶片的第一面和第二面上，使得该蚀刻停止层的部分仍在该腔体内露出，以及其中该氧化物层的厚度大于该蚀刻停止层的厚度；以及
其中除去该蚀刻停止层的区域包括使用蚀刻该蚀刻停止层和该氧化物层二者的蚀刻剂。
8.如权利要求7所述的方法，包括热生长该氧化物层。
9.如权利要求7所述的方法，其中该氧化物层的厚度至少三倍于该蚀刻停止层。
CN2007800357515A 2006-09-26 2007-09-25 使用蚀刻停止层形成贯穿晶片电学互连及其它结构 Expired - Fee Related CN101517729B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US84804306P 2006-09-26 2006-09-26
US60/848,043 2006-09-26
US11/669,664 US7531445B2 (en) 2006-09-26 2007-01-31 Formation of through-wafer electrical interconnections and other structures using a thin dielectric membrane
US11/669,664 2007-01-31
PCT/IB2007/004084 WO2008038158A2 (en) 2006-09-26 2007-09-25 Formation of through-wafer electrical interconnections and other structures using an etch stop layer

Publications (2)

Publication Number Publication Date
CN101517729A CN101517729A (zh) 2009-08-26
CN101517729B true CN101517729B (zh) 2011-08-10

Family

ID=39225475

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007800357515A Expired - Fee Related CN101517729B (zh) 2006-09-26 2007-09-25 使用蚀刻停止层形成贯穿晶片电学互连及其它结构

Country Status (11)

Country Link
US (3) US7531445B2 (zh)
EP (3) EP2750176A3 (zh)
JP (1) JP5313903B2 (zh)
KR (1) KR101423749B1 (zh)
CN (1) CN101517729B (zh)
DK (1) DK2082422T3 (zh)
HK (1) HK1137565A1 (zh)
MY (1) MY145677A (zh)
SG (1) SG177129A1 (zh)
TW (1) TWI376016B (zh)
WO (1) WO2008038158A2 (zh)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1517166B1 (en) * 2003-09-15 2015-10-21 Nuvotronics, LLC Device package and methods for the fabrication and testing thereof
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7791199B2 (en) 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US7952195B2 (en) 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
JP4919984B2 (ja) * 2007-02-25 2012-04-18 サムスン エレクトロニクス カンパニー リミテッド 電子デバイスパッケージとその形成方法
JP5584474B2 (ja) 2007-03-05 2014-09-03 インヴェンサス・コーポレイション 貫通ビアによって前面接点に接続された後面接点を有するチップ
EP2186134A2 (en) 2007-07-27 2010-05-19 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
US8193615B2 (en) 2007-07-31 2012-06-05 DigitalOptics Corporation Europe Limited Semiconductor packaging process using through silicon vias
US8551815B2 (en) 2007-08-03 2013-10-08 Tessera, Inc. Stack packages using reconstituted wafers
US8043895B2 (en) 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
US8044755B2 (en) * 2008-04-09 2011-10-25 National Semiconductor Corporation MEMS power inductor
US8680662B2 (en) 2008-06-16 2014-03-25 Tessera, Inc. Wafer level edge stacking
FR2938974B1 (fr) * 2008-11-25 2011-01-21 Tronic S Microsystems Composant microelectromecanique et procede de fabrication
US20100176507A1 (en) * 2009-01-14 2010-07-15 Hymite A/S Semiconductor-based submount with electrically conductive feed-throughs
US8309973B2 (en) * 2009-02-12 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-based sub-mount for an opto-electronic device
US8729591B2 (en) 2009-02-13 2014-05-20 Tsmc Solid State Lighting Ltd. Opto-electronic device package with a semiconductor-based sub-mount having SMD metal contacts
KR101072143B1 (ko) * 2009-02-20 2011-10-10 엘지이노텍 주식회사 발광소자 패키지 및 그 제조방법
US8466542B2 (en) 2009-03-13 2013-06-18 Tessera, Inc. Stacked microelectronic assemblies having vias extending through bond pads
US7838878B2 (en) * 2009-03-24 2010-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-based sub-mounts for optoelectronic devices with conductive paths to facilitate testing and binning
WO2011109442A2 (en) * 2010-03-02 2011-09-09 Oliver Steven D Led packaging with integrated optics and methods of manufacturing the same
JP2011204979A (ja) * 2010-03-26 2011-10-13 Oki Electric Industry Co Ltd 半導体チップ、半導体多層回路、及び、半導体チップの製造方法
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8598695B2 (en) 2010-07-23 2013-12-03 Tessera, Inc. Active chip on carrier or laminated chip having microelectronic element embedded therein
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
CN102403413B (zh) * 2010-09-19 2013-09-18 常州普美电子科技有限公司 Led散热基板、led封装结构及二者的制作方法
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
US8853072B2 (en) 2011-06-06 2014-10-07 Micron Technology, Inc. Methods of forming through-substrate interconnects
US8617988B2 (en) * 2011-06-06 2013-12-31 Hewlett-Packard Development Company, L.P. Through-substrate vias
FR2985088B1 (fr) 2011-12-23 2015-04-17 Commissariat Energie Atomique Via tsv dote d'une structure de liberation de contraintes et son procede de fabrication
KR101284220B1 (ko) * 2012-07-06 2013-07-09 (주) 이피웍스 예각 반도체 웨이퍼를 사용한 관통 실리콘 비아 식각방법
JP5596773B2 (ja) * 2012-12-19 2014-09-24 日本電信電話株式会社 半導体装置の製造方法
US10319654B1 (en) 2017-12-01 2019-06-11 Cubic Corporation Integrated chip scale packages
JP7112898B2 (ja) * 2018-06-27 2022-08-04 日産自動車株式会社 半導体装置及びその製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4200472A (en) * 1978-06-05 1980-04-29 The Regents Of The University Of California Solar power system and high efficiency photovoltaic cells used therein
GB2150749B (en) 1983-12-03 1987-09-23 Standard Telephones Cables Ltd Integrated circuits
US4672354A (en) * 1985-12-05 1987-06-09 Kulite Semiconductor Products, Inc. Fabrication of dielectrically isolated fine line semiconductor transducers and apparatus
US4765864A (en) 1987-07-15 1988-08-23 Sri International Etching method for producing an electrochemical cell in a crystalline substrate
JPH03102865A (ja) * 1989-09-14 1991-04-30 Toshiba Corp マイクロ波集積回路
JP2803408B2 (ja) * 1991-10-03 1998-09-24 三菱電機株式会社 半導体装置
JPH05206286A (ja) * 1992-01-27 1993-08-13 Oki Electric Ind Co Ltd 半導体集積回路
US5446308A (en) * 1994-04-04 1995-08-29 General Electric Company Deep-diffused planar avalanche photodiode
SE511377C2 (sv) * 1996-12-19 1999-09-20 Ericsson Telefon Ab L M Viaanordning
US6070851A (en) * 1998-06-08 2000-06-06 Industrial Technology Research Institute Thermally buckling linear micro structure
US7048723B1 (en) * 1998-09-18 2006-05-23 The University Of Utah Research Foundation Surface micromachined microneedles
US6384353B1 (en) * 2000-02-01 2002-05-07 Motorola, Inc. Micro-electromechanical system device
US6261943B1 (en) * 2000-02-08 2001-07-17 Nec Research Institute, Inc. Method for fabricating free-standing thin metal films
JP2002331498A (ja) * 2001-05-10 2002-11-19 Canon Inc 電磁コイル及びその作製方法、及びそれを用いた電磁アクチュエータ、光偏向器
US6818464B2 (en) * 2001-10-17 2004-11-16 Hymite A/S Double-sided etching technique for providing a semiconductor structure with through-holes, and a feed-through metalization process for sealing the through-holes
WO2003098302A2 (en) 2002-05-15 2003-11-27 Hymite A/S Optical device receiving substrate and optical device holding carrier
DE10243511A1 (de) * 2002-09-19 2004-04-01 Robert Bosch Gmbh Verfahren und mikromechanische Vorrichtung
US6853046B2 (en) * 2002-09-24 2005-02-08 Hamamatsu Photonics, K.K. Photodiode array and method of making the same
ATE427560T1 (de) 2003-06-20 2009-04-15 Nxp Bv Elektronische vorrichtung, anordnung und verfahren zum herstellen einer elektronischen vorrichtung

Also Published As

Publication number Publication date
JP5313903B2 (ja) 2013-10-09
KR20090076899A (ko) 2009-07-13
WO2008038158B1 (en) 2008-11-27
WO2008038158A2 (en) 2008-04-03
TWI376016B (en) 2012-11-01
KR101423749B1 (ko) 2014-08-01
US7732240B2 (en) 2010-06-08
US7531445B2 (en) 2009-05-12
HK1137565A1 (zh) 2010-07-30
US7662710B2 (en) 2010-02-16
US20090191704A1 (en) 2009-07-30
DK2082422T3 (en) 2014-12-08
EP2750176A2 (en) 2014-07-02
US20100015734A1 (en) 2010-01-21
JP2010505259A (ja) 2010-02-18
EP2082422A2 (en) 2009-07-29
EP2082422B1 (en) 2014-11-26
CN101517729A (zh) 2009-08-26
MY145677A (en) 2012-03-15
TW200832615A (en) 2008-08-01
EP2750177A2 (en) 2014-07-02
WO2008038158A3 (en) 2008-08-28
SG177129A1 (en) 2012-01-30
EP2750176A3 (en) 2014-07-16
EP2750177A3 (en) 2014-10-22
US20080076195A1 (en) 2008-03-27

Similar Documents

Publication Publication Date Title
CN101517729B (zh) 使用蚀刻停止层形成贯穿晶片电学互连及其它结构
EP2221852B1 (en) Trench isolation for micromechanical devices
US6461888B1 (en) Lateral polysilicon beam process
EP1049157B1 (en) Process for manufacturing buried channels and cavities in semiconductor wafers
EP1717193A1 (en) Trilayered beam MEMS device and related methods
US7932118B2 (en) Method of producing mechanical components of MEMS or NEMS structures made of monocrystalline silicon
US7898081B2 (en) MEMS device and method of making the same
US8536662B2 (en) Method of manufacturing a semiconductor device and semiconductor devices resulting therefrom
US20100140669A1 (en) Microfabrication methods for forming robust isolation and packaging
US7294552B2 (en) Electrical contact for a MEMS device and method of making
JP2013014001A (ja) Ｍｅｍｓデバイス、及び介在物、並びにｍｅｍｓデバイス、及び介在物を統合するための方法
WO2016053584A1 (en) Method for forming through substrate vias
US8470184B2 (en) Method for making a cavity in the thickness of a substrate which may form a site for receiving a component
EP1195808B1 (en) Method of fabricating a thin, free-standing semiconductor device layer and of making a three-dimensionally integrated circuit
US7531424B1 (en) Vacuum wafer-level packaging for SOI-MEMS devices
US7160751B2 (en) Method of making a SOI silicon structure
CN113292038B (zh) 一种mems增强质量块惯性器件及其制备方法
US20230219808A1 (en) Method for producing a bonding pad for a micromechanical sensor element
CN113200514B (zh) 硅基共晶键合结构、微机械器件、封装结构及制备方法
CN117038576A (zh) 高密度的简易硅基垂直互连封装方法、装置及基板

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: TAIWEN INTEGRATED CIRCUIT MANUFACTURE CO., LTD.

Free format text: FORMER OWNER: HYMITE AS

Effective date: 20110413

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: ALLEROD, DENMARK TO: HSINCHU SCIENCE AND INDUSTRIAL PARK, TAIWAN, CHINA

TA01 Transfer of patent application right

Effective date of registration: 20110413

Address after: Hsinchu Science Park, Taiwan, China

Applicant after: Taiwan Semiconductor Manufacturing Co.,Ltd.

Address before: Dane Alain Rod

Applicant before: Schmidt Co.,Ltd.

C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20160518

Address after: Hsinchu City, Taiwan, China

Patentee after: EPISTAR Corp.

Address before: Hsinchu City, Taiwan, China

Patentee before: Yuanxin Optoelectronics Co.,Ltd.

Effective date of registration: 20160518

Address after: Hsinchu City, Taiwan, China

Patentee after: Yuanxin Optoelectronics Co.,Ltd.

Address before: Hsinchu Science Park, Taiwan, China

Patentee before: Taiwan Semiconductor Manufacturing Co.,Ltd.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110810

Termination date: 20200925