CN101499323B - 存储模块 - Google Patents

Abstract

本发明提供一种可靠的存储模块。该存储模块包括布置在电路板上并由外部存储控制器控制的多个存储器件，包括具有检错和纠错功能的缓冲器以及存储错误内容的非易失性存储区。

Description

存储模块

本申请基于并要求2008年1月31日提交的日本专利申请No.2008-020976的优先权，在此将其公开内容全部引入以供参考。 

技术领域

本发明涉及一种存储模块。 

背景技术

使用半导体作为在诸如服务器、个人电脑或工作站的信息处理设备的主存储器(主存贮)等中使用的存储模块中的存储器件。然而，由于存储器件由非常微观的电路形成，因此在存储器件的制造中可能发生微疵。在信息处理设备中，使用其上安装了具有缺陷的存储器件的存储模块，可能发生存储错误。 

至于存储错误，除存储器件的硬件缺陷之外，在没有任何硬件问题、接口问题、兼容性问题、插座的接触不良、存储控制器上的错误操作等的情况下，发生软件错误是可以想象的。 

在需要服务器的可靠性的信息处理设备中，常常具有检错和纠错直至一定的数据位率的功能。可以被纠正的数据位率取决于存储控制器的性能。 

通过存储控制器来执行所述检错和纠错，不能将发生的错误轻易地归类为由存储模块上的问题引起的错误和由其他部件上的问题引起的错误。在使用多个存储模块的系统中，不能从其他存储模块容易地区分出其中发生瑕疵的存储模块。还造成再现性差的问题或不能再现相同瑕疵的问题，常常难以确定发生瑕疵的位置。 

因此，希望有检测、纠正和记录存储模块上的错误的方案。 

图9是根据本发明的存储系统的示意性视图。 

在图9中，参考数字1表示存储器件；而参考数字2表示电路板。将存储器件1安装在电路板2上，以形成存储模块。 

参考数字3表示存储控制器，并且箭头意味着数据信号的传输。在此情况下，图9示出了其中直接执行存储器件与存储控制器之间的数据信号传输的情况。数据信号的数目，除该数据信号以外的信号，如涉及除该数据信号外的信号的器件和连接器的部件被省略。 

在图9所示的存储系统中，在存储模块中不存在检测、纠正和记录错误的功能。 

在专利文献1至4中描述了与存储模块相关的技术的例子。 

在专利文献1(日本专利申请特许-公开(JP-A)No.2002-163243)的微计算机中，该微计算机包括具有检错/纠错功能的快闪存储器和CPU(中央处理单元)，在该快闪存储器中，以字为单位从外部输入和写入用于器件嵌入控制的控制程序和控制数据，并且该CPU从具有检错/纠错功能的快闪存储器中读取该控制程序和控制数据，以执行或输出该控制程序和控制数据，具有检错/纠错功能的快闪存储器通过外部控制，从外部输入的字中选择多个字节、写入该字节、在CPU的控制下读取该字节、以字节为单位执行检错和纠错并且输出该字节。 

根据该微计算机，当对于该控制数据来说1个字节的数据长度足够时，由于以字节为单位，每一字的每个字节地执行以字节为单位的用于控制数据的数据区的获得(securement)和存取，所以数据区减小至 常规微计算机的数据区的几分之一，并且数据区中的未使用区域显著地减小。结果，具有检错/纠错功能的快闪存储器被有效地使用。 

专利文献2(JP-A No.2002-279795)的存储器件响应于命令信号，该存储器件包括：多个区块，每个区块都通过存储阵列配置，将该存储阵列配置为包括多个主存储单元和多个备用的存储单元的备用部件；检测器，用来检测第一区块中的第一主存储单元的部件的错误；以及控制器，其响应于命令信号，以在第一部件的备用存储单元上自动地重新映射主存储单元的第一部件。 

根据该存储器件，响应于命令信号的存储器件包括多个存储阵列的区块。每个区块包括多个主存储单元和备用存储单元的备用部件。检测器检测第一区块的第一主存储单元的部件中的错误。控制器响应于命令信号，将第一主存储单元的部件自动地重新映射在第二存储单元的部件上，而不中断对存储器数据的存取。结果，可以提供一种自恢复存储器，该存储器没有诸如现有存储器方案中不可纠正的硬件错误的缺点，并且不需要用于备用存储器的附加存储器模块。 

专利文献3(JP-A No.6-83716)中的电可重写非易失性存储器将具有高重写频率的高重写频率数据和具有低重写频率的低重写频率数据互相混合，并存储该数据，该电可重写非易失性存储器包括：数据标识单元，其将待写入的数据标识为高重写频率数据或低重写频率数据；以及数据写入控制单元，由于数据标识单元的标识，当待写入数据是高重写频率数据时，通过预定的高度可靠的方法，该数据写入控制单元将该待写入数据写入存储单元中，并且当待写入数据是低重写频率数据时，该数据写入控制单元通过普通的方法将该数据写入存储单元中。 

根据该电可重写非易失性存储器，当高重写频率数据和低重写频率数据被混合并且被存储在所述电可重写非易失性存储器中时，通过 取决于数据的重写频率的方法写入数据。因此，由于少量高重写频率数据的存在，不必执行对于低重写频率数据具有过多可靠性的写和读处理，并且可以有利地使用小的存储容量。 

在根据专利文献4(JP-A No.9-288619)的主存储设备中，该主存储设备由主存储控制设备控制，该主存储控制设备包括在其中建立的ECC(纠错码)电路，并且该主存储设备通过使用该ECC电路执行数据检错和纠错，使用双型存储单元，增加连接到存储单元并检查数据错误的错误检查单元和从存储单元选择输出数据的选择单元，并且通过错误检查单元的检查结果选择数据。 

根据该主存储器设备，转换而不改变包括在其中建立的现有ECC电路的主存储控制设备，并且等效地处理双元化的存储单元，以便可以提供廉价的可靠的主存储设备，该主存储设备即使在一个存储单元中检测到具有两位或更多位的错误，通过使用另一单元也可以继续处理。 

然而，在专利文献1至4所描述的技术中，在存储模块上不执行检错，并且检错精确度具有改进的余地。 

发明内容

考虑到上述情况做出本发明，并且其示例性目的是提供一种可靠的存储模块。 

为了实现上述目的，本发明具有以下特征。 

<存储模块> 

根据本发明的第一设备是一种存储模块，其包括布置在电路板上并且由外部存储控制器控制的多个存储器件，该存储模块包括：具有检错和纠错功能的缓冲器；以及存储错误内容的非易失性存储区。 

根据本发明的第二设备是一种存储模块，其包括布置在电路板上并且由外部存储控制器控制的多个存储器件，该存储模块包括：具有检错和纠错功能的缓冲器；存储错误内容的非易失性存储区；以及L个存储体(L是2或更大的自然数)，每个该存储体都通过一对存储器件以及连接到该一对存储器件的存储器件选择电路来配置，同时将相同的数据传输到该一对存储器件，当在数据的读取过程中不发生错误时，将数据从一个存储器件传输到缓冲器，而当发生错误时，将该数据切换为来自另一存储器件的数据。 

根据本发明的第三设备是一种存储模块，其包括布置在电路板上并且由外部存储控制器控制的多个存储器件，该存储模块包括：M个(M是2或更大的自然数)存储体，每个该存储体都通过N个(N是3或更大的自然数)存储器件和连接到外部存储控制器的N多路复用缓冲器配置，同时将相同的数据传输到所述N个存储器件，并且在数据的读取过程中，以位为单位执行多数判定，以将主要值传输到该存储控制器；错误接收缓冲器，当存储体的数据之间具有差异时，该错误接收缓冲器接收从存储体传输的错误位置信息；以及非易失性存储区，其连接到该错误接收缓冲器并存储错误内容。 

附图说明

图1是示出根据本发明的使用存储模块的存储系统的第一示例性实施例的框图。 

图2是检测并纠正图1中所示的存储错误的缓冲器中的电路图。 

图3是图2所示的检错/纠错电路7的一个例子的视图。 

图4是图3所示的纠错电路中的每个XOR 13的真值表。 

图5是图3所示的纠错开关12的电路的一个例子的视图。 

图6是图5所示的AND电路14的真值表。 

图7示是出了根据本发明的存储模块的第二示例性实施例的一个例子的框图。 

图8是示出根据本发明的存储模块的第三示例性实施例的框图。 

图9是涉及本发明的存储系统的示意性视图。 

示例性实施例 

通常，通过存储控制器执行存储错误的检测和纠正。在存储模块上安装缓冲器，以使该缓冲器具有检错/纠错功能。所检测的错误内容将被记录到在存储模块上安装的非易失性存储区上。取决于该非易失性存储区的内容，可以决定在存储模块上是否发生缺陷。当系统必须被通知错误时，将数据传输到存储控制器，而不有意地纠正该错误，或通过使用不同于数据传输用总线的总线来执行错误通知。根据这些方法，可以在存储模块上记录在存储模块中发生的存储错误，可以容易地执行在发生存储错误时的分类操作或分析操作。 

根据本发明的示例性实施例的存储模块是包括布置在电路板上并由外部存储控制器控制的多个存储器件的存储模块，包括：具有检错和纠错功能的缓冲器、以及存储错误内容的非易失性存储区。 

根据上述结构，由于该存储模块包括具有检错和纠错功能的缓冲器以及存储错误内容的非易失性存储区，因此在存储模块上检测并纠正错误，该错误内容被存储，以使之可以将发生的错误分类为在存储模块上的错误或者其它错误，在使用多个存储模块的系统中，通过存储模块可以将缺陷分类，并且可以实现一种可靠的存储模块。 

根据本发明的另一示例性实施例的存储模块是包括布置在电路板上并且由外部存储控制器控制的多个存储器件的存储模块，包括：具有检错和纠错功能的缓冲器；存储错误内容的非易失性存储区；以及L个存储体(memory bank)(L是2或更大的自然数)，每个存储体都通过一对存储器件和存储器件选择电路来配置，该存储器件选择电路连接到该一对存储器件，将相同的数据同时传输到该一对存储器件，当在数据的读取过程中不发生错误时，将数据从一个存储器件传输到缓 冲器，而当发生错误时，将该数据切换为来自另一存储器件的数据。 

根据上述结构，在存储模块上检测和纠正错误，该错误内容被存储，以使之可以将发生的错误分类为在存储模块上的错误或者其它错误，在使用多个存储模块的系统中，通过存储模块可以分类缺陷，并且可以实现一种可靠的存储模块。 

根据本发明的又一示例性实施例的存储模块是一种包括布置在电路板上并且由外部存储控制器控制的多个存储器件的存储模块，包括：M个(M是2或更大的自然数)存储体，每个存储体都通过N个(N是3或更大的自然数)存储器件和N多路复用缓冲器来配置，该N多路复用缓冲器连接到外部存储控制器，将相同的数据同时传输到该N个存储器件，并且在数据的读取过程中，以位为单位执行多数判定(majoritydecision)，以将主要值传输到该存储控制器；错误接收缓冲器，当存储体在数据之间具有差异时，该错误接收缓冲器接收从存储体传输的错误位置信息；以及非易失性存储区，其连接到错误接收缓冲器并存储错误内容。 

根据上述结构，在存储模块上检测和纠正错误，该错误内容被存储，以使之可以将发生的错误分类为存储模块上的错误或其它错误，在使用多个存储模块的系统中，通过存储模块可以将缺陷分类，并且可以提供一种可靠的存储模块。 

根据本发明的又一示例性实施例的存储模块是这样一种存储模块，其中除了以上结构之外，缓冲器包括与存储控制器交换信号的存储控制器侧驱动器接收器电路、与存储器件交换信号的存储器件侧驱动器接收器电路、连接到存储控制器侧驱动器接收器电路和存储器件侧驱动器接收器电路并检错和纠错的检错/纠错电路、以及指示检错/纠错电路以执行纠错的纠错指示电路。 

根据本发明的又一示例性实施例的存储模块是这样一种存储模块，其中除了以上结构之外，检错/纠错电路包括检错电路；包括连接到检错电路的输出端的输入端的纠错开关、以及包括连接到纠错开关的输出端的输入端并且通过多个2输入异或门配置的纠错电路。 

根据本发明的又一示例性实施例的存储模块是这样一种存储模块，其中除了以上结构之外，纠错开关包括每个都通过多个2输入与门配置的多个单元，该2输入与门包括连接到公共端的一个输入端，连接到第一输入端的另一输入端，以及连接到第一输出端的输出端，以及将第二输入端和第二输出端互相连接的跨接线。 

以上实施例例示了本发明的优选实施例。本发明不局限于这些实施例，在不脱离本发明的精神和范围的情况下，可以实现本发明的各种改进。 

下面将参考附图描述根据本发明的存储模块的示例性实施例。 

(第一示例性实施例) 

图1示出了根据本发明的使用存储模块的存储系统的第一示例性实施例的框图。 

图1所示的存储系统是使用具有检错/纠错功能的存储系统。参考数字1表示存储器件；2表示电路板；3表示存储控制器；4表示检测和纠正存储错误的缓冲器；以及5表示记录存储错误的非易失性存储区。 

在电路板2上安装存储器件1、缓冲器4和非易失性存储区5，以形成具有检错/纠错功能的存储模块。在此情况下，信号的数目、与除数据信号和错误记录信号之外的信号不相关的信号和器件、以及诸如连接器的元件被省略。箭头意味着信号的传输。 

将通过存储器件1驱动的信号临时地输入到缓冲器4并受经受错误检查。当没有检测到错误时，将数据直接传输到存储控制器3。当缓冲器4检测到错误时，在非易失性存储区5上记录该错误内容。当需要纠错时，该错误被检测，并且将数据传输到存储控制器3。缓冲器4中的检错和纠正使用这样一种方法，该方法通过使得数据具有比例如待传输的ECC的数据位率大的位宽度，从而使之可以执行纠错和检错。由存储控制器3驱动的信号经过缓冲器4，并被直接传输到存储器件1。 

[第一示例性实施例的结构] 

图2是在检测并纠正图1所示的存储错误的缓冲器中的电路的图。 

在图2中，驱动接收器6表示存储器件1侧的驱动器接收器电路；7表示检错/纠错电路；8表示存储控制器3侧的驱动器接收器电路(参见图1)；9表示接收错误信息以将该错误信息传输到非易失性存储区5的传输电路(参见图1)；以及10表示指示错误检测的纠错指示电路。在此情况下，数据信号的数目和外部控制信号被省略。箭头意味着信号的传输。 

更具体地说，存储模块是包括布置在电路板2上并且由外部存储控制器3控制的多个存储器件1，包括：具有检测/纠错的功能的缓冲器4、以及存储错误内容的非易失性存储区5。 

图3是图2所示的检错/纠正电路7的一个例子的视图。 

在图3中，参考数字11表示检错电路；12表示纠错开关；13表示纠错电路(XOR：异或)。这里省略了数据信号的数目。 

参考符号A0至A8表示从存储器件上的驱动器接收器电路6(参见图2)传输的信号。将该信号输入到检错电路11，以检查有没有错误。当由检错电路11检测到错误时，对应于错误发生位的信号C0至C8达到高电平。例如，当信号A2具有错误时，信号C2达到高电平。当没有错误时，信号C0至C8处于低电平。分别将信号A0至A8直接输出作为图3中的B0至B8。 

将从检错电路11输出的信号C0至C8传输到传输电路9，作为信号H0至H8(参见图2)，该传输电路9接收错误信息以将该错误信息传输到非易失性存储区6。将信号B0至B8和信号C0至C8输入到纠错开关12。当信号F处于高电平时，分别将信号B0至B8直接输出作为D0至D8，并且将信号C0至C8直接输出作为E0至E8。当信号F处于低电平时，信号E0至E8达到低电平。参考符号F表示来自纠错指示电路10(参见图2)的信号，该纠错指示电路10指示错误纠正。将信号D和E输入到纠错电路13的XOR，并且将输出G0至G8传输到在存储控制器上的驱动器接收器电路8(参见图2)。 

图4是图3所示的纠错电路的每个XOR 13的真值表。 

在图4中，当信号E处于低电平时，将信号D的值直接输出为G。当信号E处于高电平时，将信号D的反转信号输出为G。例如，在图3中，信号E1处于低电平，信号D1的值直接用作信号G1。当信号E1处于高电平并且信号D1处于高电平时，信号G1到达低电平。当信号E1处于高电平并且信号D1处于低电平时，信号G1达到高电平。 

图5是图3所示的纠错开关12的电路的一个例子。 

符号B0至B8、符号C0至C8、符号D0至D8、符号E0至E8以及符号F分别对应于图2中的符号。将信号B0至B8直接输出为D0至D8。参考数字14表示与电路(2输入与门)。 

图6是图5所示的与电路14的真值表。 

在图6中，当信号F处于高电平时，信号C被直接输出为信号E。当信号F处于低电平时，信号E达到低电平，而与信号C无关。例如，在图5中，当信号F和C1处于高电平时，信号E1到达高电平。当信号F处于高电平并且C1处于低电平时，信号E1到达低电平。当信号F处于低电平时，信号E1到达低电平，而与信号C1的值无关。 

[第一示例性实施例的操作说明] 

在使用图1中的具有检错/纠错功能的存储模块的存储系统中，在如图9所示并涉及本发明的存储系统中，将数据写入存储器或从存储器读出。然而，检测和纠正存储错误的缓冲器4可以在存储模块上执行检错和纠错。 

在图2中，由存储器件1驱动的信号被驱动器接收器电路6接收并被传输到检错/纠错电路7。该检错/纠错电路7检测有没有错误。当检错/纠错电路7检测到错误时，检错/纠错电路7将该错误信息传输到传输电路9。传输电路9将该错误信息传输到非易失性存储区5(参见图1)。 

只有当从纠错指示电路10传输高电平信号时，检错/纠错电路7才纠正发生错误的数据，并且该检错/纠错电路7将数据传输到驱动器接收器电路8。当来自纠错指示电路10的信号处于低电平时，数据被传输到驱动器接收器电路8，而不被纠正。驱动器接收器电路8将从检错/纠错电路7接收的数据传输到存储控制器。 

当需要纠错时，纠错指示电路10将高电平信号传输到检错/纠错电路7。为了确定纠错指示电路10是否指示纠错，需要从该纠错指示电路电路10的外部传输的信息或指示。然而，这里省略了该信息或指示的说明。 

由存储控制器3驱动的信号(参见图1)通过驱动器接收器电路8接收，并被直接传输到驱动器接收器电路6。驱动器接收器电路6将从驱 动器接收器电路8接收的数据传输到存储器件1。 

(第二示例性实施例) 

下面将参考附图描述根据本发明的存储模块的第二示例性实施例。 

图7是示出根据本发明的存储模块的第二示例性实施例的一个例子的框图。 

图7所示的存储模块是具有通过二元化存储器件而获得的具有检错/纠错功能的存储模块的例子。 

参考数字15表示存储器件A；16表示存储器件B；17表示存储器件选择电路；18表示检测和纠正存储错误的缓冲器；以及19表示记录存储错误的非易失性存储区。参考符号I是在错误的检测中将错误传输到存储器件选择电路17件的信号。 

更具体地说，该存储模块是包括布置在电路板2上并且由外部存储控制器3控制的多个存储器件A15和多个存储器件B16的存储模块，包括：具有检错和纠错功能的缓冲器18；存储错误内容的非易失性存储区19；以及L个(L是2或更大的自然数)存储体MB1，每个存储体MB1都由一对存储器件A15和B16以及存储器件选择电路17配置，该存储器件选择电路17连接到一对存储器件A15和B16，同时将相同的数据到传输该一对存储器件A15和B16，当在数据读取过程中没有发生错误时，将数据从一个存储器件(例如，存储器件A15)传输到缓冲器18，而当发生错误时，将该数据切换为来自另一存储器件(在此情况下，存储器件B16)的数据。 

在该存储模块中，从存储控制器传输的信号被输入到缓冲器18，并被直接传输到存储器件选择电路17。该存储器件选择电路17将相同 的数据传输到存储器件15和16。 

由存储器件15和16驱动的信号被传输到存储器件选择电路17。 

当没有错误发生时，存储器件选择电路17将数据从存储器件A15传输到缓冲器18。如图1所示的缓冲器4，缓冲器18执行检错和纠错，并将该数据传输到存储控制器1(参见图1)。当缓冲器18检测到错误时，信号I达到高电平，并且通过该信号I的改变，存储器件选择电路17将传输到缓冲器18的数据切换为来自存储器件B16的数据。在检错中，缓冲器18在非易失性存储区19中写入错误信息。该方案可以形成具有通过二元化存储器件A15和存储器件B16而获得检错/纠错功能的存储模块，以实现可靠的系统。 

尽管在图7中仅仅使用了一个信号I，但是该信号具有多个位，以使其可以以位为单位而不是以存储器件为单位地执行切换操作。 

当必须通知该系统错误时，可以将错误的数据传输到存储控制器3(参见图1)，或可以通过使用除用于数据传输的总线之外的总线来执行错误通知。 

(第三示例性实施例) 

下面将参考附图描述根据本发明的存储模块的第三示例性实施例。 

图8是示出根据本发明的存储模块的第三示例性实施例的框图。 

图8所示的存储模块是具有通过三元化存储器件而获得的检错/纠错功能的存储模块的一个例子。 

参考数字20表示存储器件A；21表示存储器件B；22表示存储器件 C；23表示错误接收缓冲器；24表示三元化的缓冲器；以及25表示其中记录存储错误的非易失性存储区。 

更具体地说，该存储模块是包括布置在电路板2上并且由外部存储控制器1控制的多个存储器件A20、B21和C22的存储模块(参见图1)，包括：M个(M是2或更大的自然数)存储体MB2，每个存储体MB2都由N(N是3或更大的自然数，在该示例性实施例中，N是3)存储器件A20、存储器件B21、存储器件C22以及N多路复用(在此情况下，三路)缓冲器而配置，该N多路复用缓冲器连接到该外部存储控制器1(参见图1)，同时将相同的数据传输到N个(在此情况下，N是3)存储器件A20、存储器件B21以及存储器件C22，并在数据的读取过程中，以位为单位执行多数判定，以将主要值传输到存储控制器1(参见图1)；错误接收缓冲器23，当存储体MB2的数据之间具有差异时，该错误接收缓冲器23接收从存储体MB2传输的错误位置信息；以及非易失性存储区25，其被连接到错误接收缓冲器23，并存储错误内容。 

在该存储模块中，从存储控制器传输的信号被输入到三元化的缓冲器24，并且该三元化的缓冲器24将相同的数据传输到所有的存储器件A20、存储器件B21以及存储器件C22。当从存储器件传输数据时，三元化的缓冲器24接收来自存储器件A20、存储器件B21和存储器件C22的数据并以位为单位执行多数判定，以将主要值传输到存储控制器。当存储器件A20、存储器件B21和存储器件C22的值具有差异时，三元化的缓冲器24将错误位置信息传输到错误接收缓冲器23。该错误接收缓冲器23将该错误信息传输到非易失性存储区25，并且该非易失性存储区25存储该错误信息。该方案可以形成具有通过三元化存储器件而获得的检错/纠错功能的存储模块，并且实现了与具有通过二元化存储器件而获得的检错/纠错功能的存储模块相比具有更高可靠性的系统。 

当必须通知该系统错误时，可以将错误的数据传输到存储控制器， 或可以通过使用除用于数据传输的总线之外的总线来执行错误通知。 

在此情况下，将解释上述示例性实施例的附图简化，并且接口的数目和连接内容不必与附图中的那些相同。例如，尽管存储控制器和存储模块具有一一对应的关系，但是本发明不局限于该一一对应的关系。可以使用一对多的对应。 

此外，图2、4和6中所示的电路仅仅是例子。本发明不局限于该电路。可以使用能够实现上述相同功能的其他电路。 

在示例性实施例的附图中，尽管在存储控制器和存储模块之间的信号为并行传输，但是本发明不局限于并行传输，并且可以使用串行传输。 

尽管根据其示例性实施例已经具体展示和描述了本发明，但是本发明并不局限于这些实施例。所属领域的普通技术人员应当明白，在不脱离由权利要求所限定的本发明的精神和范围的条件下，可以在形式上和细节上进行各种改变。 

[发明的效果] 

在使用存储模块的信息处理设备中，可以通过存储模块自身来检测和记录存储模块中的错误。可以通过存储模块来执行纠错。结果，可以容易地分类发生错误的位置。通过使存储模块具有纠错功能，可以在该存储模块上实现纠错功能的增强或者可靠性的改进，而不必在存储控制器上使用纠错功能。 

[本申请和专利文献1至4之间的比较] 

<专利文献1> 

专利文献1中描述的发明涉及一种使用具有检错/纠错功能的快闪存储器的微计算机，并且其结构和功能效果完全不同于本申请。 

<专利文献2> 

专利文献2中描述的发明涉及一种在纠错中使用其它地址的存储器件，并且其纠错方法不同于本申请。 

<专利文献3> 

专利文献3中描述的发明是减小EEPROM的存储容量的发明，并且其结构和功能效果完全不同于本申请。 

<专利文献4> 

关于双存储器，专利文献4中描述的发明看起来类似于本申请。然而，该发明与本申请不同之处在于，检错电路被布置在存储器芯片中。 

因此，本申请的结构和功能效果完全不同于专利文献1至4中描述的发明。 

Claims (11)

1.一种存储模块，其包括布置在电路板上并由外部存储控制器控制的多个存储器件，该存储模块包括：

具有检错和纠错功能的缓冲器；以及

存储错误内容的非易失性存储区；

其中，所述缓冲器包括与所述存储控制器交换信号的存储控制器侧驱动器接收器电路；与所述存储器件交换信号的存储器件侧驱动器接收器电路；连接到所述存储控制器侧驱动器接收器电路和所述存储器件侧驱动器接收器电路并检错和纠错的检错/纠错电路；以及指示所述检错/纠错电路以执行检错的纠错指示电路。

2.根据权利要求1所述的存储模块，其中

所述检错/纠错电路包括检错电路；纠错开关，其包括连接到所述检错电路的输出端的输入端；以及纠错电路，其包括连接到所述纠错开关的输出端的输入端，并且通过多个2输入异或门来配置。

3.根据权利要求2所述的存储模块，其中

所述纠错开关包括多个单元组，每个单元组都由多个2输入与门来配置，该2输入与门包括连接到公共端的一个输入端、连接到第一输入端的另一输入端以及连接到第一输出端的输出端；以及跨接线，其将第二输入端和第二输出端互相连接。

4.一种存储模块，其包括布置在电路板上并由外部存储控制器控制的多个存储器件，该存储模块包括：

具有检错和纠错功能的缓冲器；

存储错误内容的非易失性存储区；以及

L个存储体，每个存储体都包括一对存储器件和存储器件选择电路，该存储器件选择电路连接到该一对存储器件，同时将相同的数据传输到该一对存储器件，当在数据的读取过程中不发生错误时，将数据从一个存储器件传输到所述缓冲器，而当发生错误时，将该数据切换为来自另一存储器件的数据；

其中，L是2或更大的自然数。

5.根据权利要求4所述的存储模块，其中

所述缓冲器包括与所述存储控制器交换信号的存储控制器侧驱动器接收器电路；与所述存储器件交换信号的存储器件侧驱动器接收器电路；连接到所述存储控制器侧驱动器接收器电路和所述存储器件侧驱动器接收器电路并检错和纠错的检错/纠错电路；以及指示所述检错/纠错电路以执行检错的纠错指示电路。

6.根据权利要求5所述的存储模块，其中

所述检错/纠错电路包括检错电路；纠错开关，其包括连接到所述检错电路的输出端的输入端；以及纠错电路，其包括连接到所述纠错开关的输出端的输入端，并且通过多个2输入异或门来配置。

7.根据权利要求6所述的存储模块，其中

所述纠错开关包括多个单元组，每个单元组都由多个2输入与门来配置，该2输入与门包括连接到公共端的一个输入端、连接到第一输入端的另一输入端以及连接到第一输出端的输出端；以及跨接线，其将第二输入端和第二输出端互相连接。

8.一种存储模块，其包括布置在电路板上并由外部存储控制器控制的多个存储器件，该存储模块包括：

M个存储体，每个存储体都包括N个存储器件和N多路复用缓冲器，该N多路复用缓冲器连接到所述外部存储控制器，同时将相同的数据传输到所述N个存储器件，并且在数据的读取过程中，以位为单位执行多数判定，以将主要值传输到所述存储控制器；

错误接收缓冲器，当所述存储体的数据之间具有差异时，该错误接收缓冲器接收从存储体传输的错误位置信息；以及

非易失性存储区，其连接到所述错误接收缓冲器并存储错误内容；

其中，M是2或更大的自然数，N是3或更大的自然数。

9.根据权利要求8所述的存储模块，其中

所述缓冲器包括与所述存储控制器交换信号的存储控制器侧驱动器接收器电路；与所述存储器件交换信号的存储器件侧驱动器接收器电路；连接到所述存储控制器侧驱动器接收器电路和所述存储器件侧驱动器接收器电路并检错和纠错的检错/纠错电路；以及指示所述检错/纠错电路以执行检错的纠错指示电路。

10.根据权利要求9所述的存储模块，其中

所述检错/纠错电路包括检错电路；纠错开关，其包括连接到所述检错电路的输出端的输入端；以及纠错电路，其包括连接到所述纠错开关的输出端的输入端，并且通过多个2输入异或门来配置。

11.根据权利要求10所述的存储模块，其中

所述纠错开关包括多个单元组，每个单元组都由多个2输入与门来配置，该2输入与门包括连接到公共端的一个输入端、连接到第一输入端的另一输入端以及连接到第一输出端的输出端；以及跨接线，其将第二输入端和第二输出端互相连接。

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