CN101484996A - 具有高开关速度的三端功率器件以及制造工艺 - Google Patents
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Abstract
这里说明的是功率器件(10)，其具有第一电流导通端(A)、第二电流导通端(K)、使用时接收功率器件(10)的控制电压(VGATE)的控制端(G)，以及在第一和第二电流导通端之间串联的晶闸管器件(12)和第一绝缘栅开关器件(14)；第一绝缘栅开关器件(14)具有连接到控制端(G)的栅极端，并且晶闸管器件(12)具有基极端(16)。功率器件(10)还被提供有：连接在第一电流导通端(A)与晶闸管器件(12)的基极端(16)之间并且具有连接到控制端(G)的相应栅极端的第二绝缘栅开关器件(18)；以及连接在晶闸管器件(12)的基极端(16)与第二电流导通端(K)之间的齐纳二极管(19)，以便能够在给定的工作状态下从基极端(16)取出电流。
Description
技术领域
本发明涉及三端功率器件，以及特别涉及可用作高压驱动器的功率器件。
背景技术
众所周知，为了获得例如既在导通期间(导通状态)又在开关过程中低功率耗散、高输入阻抗以及高开关速度等的特性，在过去几年中提出了大量功率驱动器结构。特别地，趋势已经从双极晶体管(具有低的导通耗散)以及MOS晶体管(具有在开关过程中低的耗散)走到结合两种类型晶体管优势的混合元件。在这些之中，提出了一些元件-例如IGBT(绝缘栅双极晶体管)、MCT(MOS可控晶闸管)、以及EST(发射极开关晶闸管)等，其中除了达到在导通状态下的功率耗散与在开关过程中的功率耗散之间不同程度的折中之外，还涉及通过绝缘栅电极驱动。
在提出的混合技术方案中，已经证明具有例如因为它们允许高阻止电压(器件可以耐受而不被击穿的最高反向电压)等的特定优势的一些技术方案是基于晶闸管的那些，其在工作中具有减少的正向电压降，以及像MOSFET那样被驱动，也就是用控制电压施加在绝缘栅上。MCT以及EST属于所述类别，其然而具有某种程度上适中的反向偏置安全工作区(RBSOA)以及长的关闭时间。
为了解决所述问题，在2003年5月19日以本申请人名义提交的专利申请No.WO2004102671中，已经提出了一种基于晶闸管的具有高开关速度的功率器件。特别地，在图1中由1所指的所述功率器件，包括在两个电流导通端4、5之间串联的晶闸管2和MOSFET3。功率器件1也具有驱动端6，其与MOSFET 3的绝缘栅电极连接以及接收用于开启或关闭器件的电压，以及与晶闸管2连接的用于在关闭器件时将电荷快速取出的另外的端7。这样，在关闭时不会发生电流拖尾，以及关闭是非常快的。另外，这种功率器件不具有任何寄生元件并且因此具有大的RBSOA。
尽管有因前述的优势，然而功率器件1具有缺点，就它具有四端(两个控制端以及两个电流导通端)而言其不是标准的类型，与大多数只具有三端(一个控制端以及两个断电端)的功率驱动器不同。
发明内容
因此本发明的目的是提供一种能够克服上述缺点以及构成对已知类型功率器件的进一步改进的功率器件。
根据本发明，从而提供了一种功率器件以及相应的制造工艺，如在权利要求1以及10中分别定义的。
附图说明
为了更好理解本发明，现在纯粹以非限制性的例子以及参考附图说明其优选实施例，其中：
图1示出一种已知类型功率器件的电路图；
图2示出根据本发明的一方面的功率器件的电路图；
图3示出穿过图2中功率器件基本结构的横截面；
图4-8示出在图3中功率器件的连续制造步骤中的穿过半导体材料晶圆的横截面。
图9示出穿过图2中功率器件端部的横截面(集成了其齐纳二极管)；以及
图10以及11示出图2中功率器件在两种不同工作状态下的等效电路图，分别是开启以及关闭状态。
具体实施方式
如图2中等效电路图所示，根据本发明一方面的功率器件10具有三个端，并且具体为第一电流导通端A(阳极)、第二电流导通端K(阴极)以及用于向器件提供开启/关闭电压的控制端G(栅极)。
功率器件10包括晶闸管12(具体是可控硅整流器-SCR)，以及第一绝缘栅开关器件14(具体是MOS晶体管)，它们在第一以及第二电流导通端A、K之间串联。具体地，晶闸管12的阳极连接到第一电流导通端A，其阴极连接到第一内部节点15，以及其基极连接到第二内部节点16。第一绝缘栅开关器件14连接在第一内部节点15与第二电流导通端K之间，并且其栅极端连接到功率器件10的控制端G。
功率器件10进一步包括：第二绝缘栅开关器件18(特别地，为高压IGBT)，其连接在第一电流导通端A与第二内部节点16之间，并且其栅极端也连接到控制端G，以及因此连接到第一绝缘栅开关器件14的栅极端，以及齐纳二极管19，其连接在第二内部节点16与第二电流导通端K之间，以及特别地其阳极连接到第二电流导通端以及其阴极连接到第二内部节点16。
图3示出功率器件10基本结构的横截面，被提供为集成在单块半导体材料体20内的单片结构。以已知的方式，功率器件10一般地可包括多个在彼此边上排列的基本结构，它们互相平行延伸例如沿着与图3的纵截面正交的水平方向，以及每个基本结构可以包括一个或一个以上基本单元。在图示的实施例中，基本结构包括一个基本单元。
具体地，半导体材料体20具有下表面20a和上表面20b，且包括：P+型衬底22；N+型缓冲层23，其设置在衬底22上以及具有以本身已知的方式增加器件击穿电压的功能；N-型的，在下文中称作漂移区24的，设置在缓冲层23上的，第一基区；容置在漂移区24内的，P型的，在下文中称作基区26的，第二基区；设置在基区26上的，N型的，阴极区27；以及N-型的外延区28。外延区28容纳：设置成与基区26部分接触的，P+型的，第一阱区30；设置成与阴极区27接触且设置在第一阱区30旁边且内侧的，N+型的，第二阱区32；容纳N+型的第一源区34并且设置在第二阱区32内侧的，P型的，第一体区33；以及容纳N+型的第二源区36并且设置在第一阱区30外侧且与第一阱区30接触的，P型的，第二体区35。
更具体地，功率器件1的由衬底22定义的下表面20a由连接到从功率器件10外面可访的第一电流导通端A的金属层38覆盖。漂移区24由从外面不可访的层形成，是外延生长的，如下文详细说明，其特性(根据厚度和电阻率)取决于功率器件10的电压等级。基区26是通过第一阱区30连接到上表面20b的埋区，第一阱区30穿过外延区28在上表面20b以及基区26之间延伸。阴极区27是通过第二阱区32连接到上表面20b的埋区，且被第一阱区30横向定界而不必与其相接，第二阱区32穿过外延区28在上表面20b以及阴极区27之间延伸。优选地，外延区28具有与漂移区24相同的电阻率，但是厚度较小。第一体区33容置在外延区28内并且被第二阱区32横向定界。在图示的例子中，第一体区33容纳两个第一源区34，这与垂直导通MOSFET功率器件技术中已知的相似。具体地，第二阱区32的存在有利于抑制可能在第一阱区30、外延区28以及第一体区33之间形成的横向寄生晶体管。而且，第二体区35在外延区28内，与第一阱区30横向接触。在图示的例子中，第二体区35各容纳有第二源区36。
在上表面20b上方，功率器件10包括第一绝缘栅区39，以已知的方式，第一绝缘栅区39包括被例如二氧化硅的介电层环绕的例如多晶硅的电极。第一绝缘栅区39各自的电极互相连接并且连接到功率器件10的从外面可访的控制端G(如示意性所示出的)。在图示的例子中，有两个相邻的第一栅区39，以本身已知的方式，部分地在外延区28及第一源区34上方，而且在第一体区33的设置在第一源区34和外延区28之间的部分上方，延伸。以大致上相似的方式，功率器件10包括第二绝缘栅区40，它们的电极也互相连接并且连接到功率器件10的控制端G。在图示的例子中，有两个第二绝缘栅区40，以本身已知的方式，部分地在外延区28以及第二源区36的上方，而且在第二体区35设置在第二源区36和外延区28之间的部分的上方，延伸。
功率器件10还包括：在第一绝缘栅区39之间的上表面20b上延伸的阴极金属化部分42，其与第一体区33和源区34接触，并且连接到功率器件10的从外面可访的第二电流导通端K；以及浮式金属化部分44，其也设置在相应的第一和第二绝缘栅区39、40之间的上表面20b上，与第二体区和源区35、36接触并且与第一阱区30接触，并且连接到功率器件10的第二内部节点16(图2)。因而浮式金属化部分44使得第二源区36和与其相邻的第一阱区30短路。
基本地，晶闸管12由衬底22(阳极)、缓冲层23(可以不存在)以及漂移区24(第一基极)、基区26(第二基极，从外面可访的基极端)，以及阴极区27(阴极)形成。第一绝缘栅开关器件14(MOS晶体管)由阴极区27(漏极)、外延区28以及第一体区33(沟道)、第一源区34(源极)以及第一绝缘栅区39(栅极)形成。第二绝缘栅开关器件(IGBT)18由衬底22(集电极)、漂移区24、外延区28以及第二体区35(沟道)、第二源区36(发射极)以及第二绝缘栅区40(栅极)形成。
齐纳二极管19(在图3的横截面中未显示)可以采用任何已知的技术集成在半导体材料体20内，例如以下文中详细说明的方式。特别地，齐纳二极管19的结可以在功率器件适当的布局下由为获得说明的各种器件而已经形成的层以及区域提供。
功率器件10使用硅器件的传统制造技术来制造，例如，以参考图4到9在下文中说明的方式。
首先(图4)，在衬底22上外延生长缓冲层23以及接着生长漂移区24；缓冲层23具有减小的厚度(例如5-20μm)以及低电阻率(例如，1-5Ω·cm)，以及漂移区24具有较大的厚度以及较高的电阻率(主要根据器件的额定电压-BVAK决定)。外延生长可以在单个步骤下进行，或者可选择地通过连续的生长步骤。
接着(图5)，使用合适的光照技术，实施P型(例如硼原子)掺杂注入，随之进行相应扩散以形成基区26；然后，采用进一步的光照技术，实施N型(例如As、Sb或P，或它们的组合)掺杂注入以及相应扩散以在基区26内形成阴极区27。特别地，阴极区27的宽度比基区26的小，以能够在阴极区27横向形成第一阱区30。
然后实施进一步外延生长以形成外延层28(图6)。N-型的外延层28具有与漂移区24的相似的电阻率，但厚度较小(大约5μm)。如图6所示，进一步外延生长引起阴极区27厚度增加，从而部分阴极区27延伸到外延层28内。
接着(图7)，注入并扩散达到基区26的P型第一阱区30，和达到阴极区27的N型第二阱区32。以本身已知的方式，也提供了器件的边缘结构的环(例如《SIPS》或《VLD》类型的)。
然后通过使用用于制造垂直流通DMOS结构的标准工艺步骤来提供第一以及第二绝缘栅开关器件14、18的体和源区，来完成制程。明显地，相应的体及源区，以及相应的栅极区以及接触同时以相同的工艺步骤形成。
图9示出提供了齐纳二极管19的功率器件10的工作部分(特别地，它的端部)，其中用与在2005年7月8日以本申请人之名提交的欧洲专利申请No.EP 05425492.5中所说明的大致上相似的方式。如图9中明显可见，关于功率器件基本结构制造工艺，齐纳二极管19的提供没有增加任何其他区域，具体地开发利用了已有的P+及N+阱注入部分以及扩散部分。具体地，齐纳二极管19是带有开基极的横向双极晶体管，用P+型第一阱区30作为发射极(通过浮式金属化部分44连接到第二内部节点16)，用N+型第一另外的阱46作为基极(与第一阱区30同时提供的)，以及P+型第二另外的阱48作为集电极(与第二阱区32同时提供的)，其通过设置在第二表面20b上方的二极管金属化部分49电连接到第二电流导通端K。齐纳二极管19的齐纳电压是所述横向晶体管的BVceo电压。
现也参考图10以及11说明功率器件10的工作，其中，为了图示简单，第一以及第二绝缘栅开关器件14、18分别模拟成在闭合以及断开工作状态的两个开关。
特别地，与晶闸管12的阴极串联的第一绝缘栅开关器件14具有电流截断功能，也就是它允许或阻断穿过晶闸管的电流通路。设置在晶闸管12的阳极与基极之间的第二绝缘栅开关器件18相反具有将其开启的功能。由于前述开关器件是相同类型(带有N沟道)以及具有共有的栅极端，如图10所示当控制电压(标为VGATE)超过阈值电压(标为Vth)时，它们都导通(闭合开关)，从而允许在晶闸管12内的电流通路。相反地如图11所示，当控制电压VGATE低于阈值电压Vth时，两个开关断开，中断电流在晶闸管12内流通。
具体地，在使用中第一电流导通端A设在高的正电压，同时第二电流导通端K设在参考电压(接地)，以便阳极端A的电压高于阴极K。
当VGATE大于Vth时，一定的电流通过第二绝缘栅开关器件18，并且精准地从它的集电极区(衬底22)朝它的发射极区(第二源区36)。由于第二源区36通过浮式金属化部分44连接到第一阱区30，前述的电流到达晶闸管12的基区26。所述电流即使不是特别高也在任何情况下都足以触发晶闸管12(以与传统晶闸管相似的方式，触发电流依赖于形成晶闸管的PNP以及NPN晶体管的共基极增益)，以已知的方式，一旦被开启，其就不需要驱动电流的进一步调制。器件的开启引起电流(标为Ion)从第一电流导通端A流向第二电流导通端K。在开启状态，在所述端之间的电压降实质上是由于经过晶闸管12的电压降(经过第一开关器件14的电压降实际上可忽略，在于它是低电压MOSFET)，以及是非常低的。应当指出的是在这种情况下，齐纳二极管19(具有经过其的非零电压，例如高于2V)阻止第一导电端A与第二导电端K之间不能使晶闸管12开启的直接电流通路。
相反当VGATE低于Vth时，第一绝缘栅开关器件14以及第二绝缘栅开关器件18同时切断，使功率器件10关闭。在关闭阶段，所有来自第一电流导通端A的电流(标为Ioff)由于不能在两个开关内流通，其转入晶闸管12的基极，然后通过齐纳二极管19流向第二电流导通端K。这样，关闭器件非常快(在几百纳秒的区域)，而没有任何已知类型双极导通驱动器件中典型的电流拖尾。实际上，所有存储在形成晶闸管12的两个PNP以及NPN晶体管的基区(漂移区24以及基区26)内的电荷被强制去除，以及因此阳极电流迅速降到零。齐纳二极管19因而允许在第二内部节点16以及第二电流导通端K之间的选择性的电流通路，阻止了在晶闸管12导通阶段的电流通路，以及允许只在晶闸管关闭阶段的所述电流通路。
从上文的说明中明显可见根据本发明的功率器件以及相应制造工艺的优势。
特别地，本器件的结构由于晶闸管的存在使得能够获得高电流密度，以及由于晶闸管及MOSFET之间的共发共基配置，在关闭期间通过取出基极电荷来快速去除，使得能够有高的开关速度。
另外，本器件只具有三端(两个电流导通端以及一个控制端)，以及因此是《标准》类型的，容易集成在传统技术中。
本功率器件不具有任何寄生元件，以致它不仅具有大的FBSOA(正向偏置安全工作区域)而且具有大的RBSOA。
基本上，本器件是特别适用于所有那些要求高反向偏置阻止能力(大于1KV)以及高工作频率(高达100KHz)的电路应用的功率驱动器。
最后，明显地可以对本文说明以及图示的做出改动以及变化，而不会由此偏离本发明的范围，本发明的范围如在附带权利要求中定义的。
例如，在关闭阶段与齐纳二极管19的阴极连接的电荷取出端(第二内部节点16)可以与晶闸管12另一个基区连接，特别地可与漂移区24连接。
另外，尽管在图3中说明的垂直结构以带区、且有与第一绝缘栅开关器件14关联的带区的交替和与第二绝缘栅开关器件18关联的带区的交替，在水平方向延伸，但是明显地其他已知类型的布局也是同样可以的。
Claims (15)
1.一种功率器件(10)，包括：
第一电流导通端(A)；
第二电流导通端(K)；
控制端(G)，其配置成用于接收所述功率器件(10)的控制电压(VGATE)；以及
在所述第一和第二电流导通端A、K之间串联的晶闸管器件(12)和第一绝缘栅开关器件(14)，所述第一绝缘栅开关器件(14)具有连接到所述控制端(G)的栅极端，以及所述晶闸管器件(12)具有基极端(16)，
其特征在于，包括：
连接在所述第一电流导通端(A)与所述晶闸管器件(12)的所述基极端(16)之间，并且具有连接到所述控制端(G)的相应栅极端的第二绝缘栅开关器件(18)。
2.如权利要求1所述的器件，其中所述第一绝缘栅开关器件是MOSFET(14)，以及所述第二绝缘栅开关器件是IGBT(18)。
3.如权利要求2所述的器件，其中所述MOSFET(14)的漏极端连接到所述晶闸管器件(12)并且其源极端连接到所述第二电流导通端(K)，以及所述IGBT(18)的集电极端连接到所述第一电流导通端(A)并且其发射极端连接到所述晶闸管器件(12)的所述基极端(16)，所述MOSFET(14)和所述IGBT(18)具有相同导电类型的相应沟道。
4.如权利要求1-3中任一项所述的器件，还包括连接在所述晶闸管器件(12)的所述基极端(16)与所述第二电流导通端(K)之间的选择性电流导通元件(19)，其配置成用于在所述第一和第二绝缘栅开关器件(14，18)给定工作状态下使得从所述晶闸管器件(12)的所述基极端(16)取出电流到所述第二电流导通端(K)。
5.如权利要求4所述的器件，其中所述选择性电流导通元件是齐纳二极管(19)，特别地，其阳极端连接到所述第二电流导通端(K)并且其阴极端连接到所述晶闸管器件(12)的所述基极端。
6.如权利要求1-5中任一项所述的器件，包括半导体材料体(20)，其具有第一表面(20a)和第二表面(20b)，并且其包括：具有第一导电类型并且定义出所述第一表面(20a)的衬底区(22)；具有第二导电类型并且设置在所述衬底区(22)上的第一基区(24)；具有所述第一导电类型并且至少部分地容置于所述第一基区(24)内的第二基区(26)；具有第二导电类型、设置在所述第二基区(26)上并且定义出所述第二表面(20b)的第一导电区(27，28)；具有所述第二导电类型、被具有所述第一导电类型的第一沟道区(33)从所述第一导电区(27，28)分开的第二导电区(34)；具有所述第二导电类型并且被具有所述第一导电类型的第二沟道区(35)从所述第一导电区(27，28)分开的第三导电区(36)；以及具有所述第一导电类型的并且从所述第二表面(20b)延伸到所述第一和第二基区(24，26)中之一的第一阱区(30)，所述第二和第三导电区(34，36)横向设置并且设置在相对于所述第一阱区(30)的相反侧，并且所述第二沟道区(35)与所述第一阱区(30)接触。
7.如权利要求6所述的器件，其中所述第一和第二绝缘栅开关器件(14，18)的栅极端包括设置在所述半导体材料体(20)的所述第二表面(20b)上方并且与所述半导体材料体(20)的所述第二表面(20b)电绝缘并且分别位于所述第一和第二沟道区(33，35)上面的相应的栅电极(39，40)；所述栅电极(39，40)互相连接并且连接到所述控制端(G)，所述第一电流导通端(A)连接到所述衬底区(22)，所述第二电流导通端(K)连接到所述第二导电区(34)，以及所述晶闸管器件(12)的所述基极端(16)连接到设置在所述第二表面(20b)上的与所述第三导电区(36)和所述第一阱区(30)接触的浮式导电区(44)。
8.如权利要求6或7所述的器件，其中所述第一导电区由位于所述第二基区(26)上面的埋区(27)以及由位于所述埋区(27)上面的外延区(28)形成；并且其中所述半导体材料体(20)还包括具有所述第二导电类型并且从所述第二表面(20b)穿过所述外延区(28)延伸到所述埋区(27)的第二阱区(32)；所述外延区(28)容纳定义出所述第一和第二沟道区并且分别容纳所述第二和第三导电区(34，36)的第一体区和第二体区(33，35)，并且所述第一体区(33)被所述第二阱区(32)横向定界。
9.如权利要求6-8中任一项所述的器件，当从属于权利要求4或5时，其中所述第一导电区由位于所述第二基区(26)上面的埋区(27)和由位于所述埋区(27)上面的外延区(28)形成；并且其中所述半导体材料体(20)在它的二极管部分还包括具有所述第二导电类型并且在相对于所述第一阱区(30)的横向的延伸穿过所述外延区(28)的第三阱区(46)，以及具有所述第一导电类型并且延伸穿过所述外延区(28)横向与所述第三阱区(46)接触的第四阱区(48)；所述第一、第二以及第三阱区(30，46，48)一起定义出所述选择性电流导通元件(19)，并且设置在所述第二表面(20b)上的接触区(49)将所述第三阱区(48)与所述第二电流导通端(K)电连接。
10.一种用于制造功率器件(10)的工艺，包括：
提供具有第一表面(20a)以及第二表面(20b)的半导体材料体(20)；
在所述第一表面(20a)上方形成第一电流导通端(A)，以及在所述第二表面(20b)上方形成第二电流导通端(K)与控制端(G)；
在所述半导体材料体(20)内形成在所述第一和所述第二电流导通端(A，K)之间串联的晶闸管器件(12)和第一绝缘栅开关器件(14)，所述第一绝缘栅开关器件(14)具有连接到所述控制端(G)的栅极端，以及所述晶闸管器件(12)具有基极端(16)，
其特征在于包括：
在所述半导体材料体(20)内形成连接在所述第一电流导通端(A)与所述晶闸管器件(12)的所述基极端(16)之间并且具有连接到所述控制端(G)的相应栅极端的第二绝缘栅开关器件(18)。
11.如权利要求10所述的工艺，还包括在所述半导体材料体(20)内形成连接在所述晶闸管器件(12)的所述基极端(16)与所述第二电流导通端(K)之间并且配置成用于在所述第一和第二绝缘栅开关器件(14，18)给定工作状态下使得从所述晶闸管器件(12)的所述基极端(16)取出电流到所述第二电流导通端(K)的选择性电流导通元件(19)。
12.如权利要求11所述的工艺，其中所述选择性电流导通元件是齐纳二极管(19)，特别地，其阳极端连接到所述第二电流导通端(K)以及其阴极端连接到所述晶闸管器件(12)的所述基极端(16)；并且其中所述第一绝缘栅开关器件是MOSFET(14)，并且所述第二绝缘栅开关器件是IGBT(18)，所述MOSFET(14)以及IGBT(18)具有相同导电类型的相应沟道。
13.如权利要求10-12中任一项所述的工艺，包括：
提供第一导电类型的并且定义出所述第一表面(20a)的衬底(22)；
在所述衬底(22)上形成第二导电类型的第一基区(24)；
在所述第一基区(24)内形成所述第一导电类型的第二基区(26)；
在所述第二基区(26)上形成第二导电类型的第一导电区(27，28)，所述第一导电区定义出所述第二表面(20b)；
形成所述第一导电类型的第一阱区(30)，其从所述上表面(20b)延伸到所述第一与第二基区(24，26)中之一为止；
形成具有所述第二导电类型的第二导电区(34)，其被具有所述第一导电类型的第一沟道区(33)从所述第一导电区(27，28)分开；以及
形成具有所述第二导电类型并且被具有所述第一导电类型的第二沟道区(35)从所述第一导电区(27，28)分开的第三导电区(36)，所述第二以及第三导电区(34，36)横向设置并且设置在相对于所述第一阱区(30)的相反侧，并且所述第二沟道区(35)与所述第一阱区接触。
14.如权利要求13所述的工艺，还包括：
在所述半导体材料体(20)的所述第二表面(20b)上方形成与所述半导体材料体(20)的所述第二表面(20b)电绝缘的并且分别位于所述第一和第二沟道区(33，35)上面的第一栅电极(39)和第二栅电极(40)；
使所述栅电极(39，40)互相连接并且连接到所述控制端(G)；
在所述第二表面(20b)上形成与所述第三导电区(36)和所述第一阱区(30)接触的浮式导电区(44)；以及
使所述第一电流导通端(A)连接到所述衬底区(22)，使所述第二电流导通端(K)连接到所述第二导电区(34)，以及使所述晶闸管器件(12)的所述基极端(16)连接到所述浮式导电区(44)。
15.如权利要求13或14所述的工艺，当从属于权利要求11或12时，其中形成所述第一导电区(27，28)包括形成位于所述第二基区(26)上面的埋区(27)，以及在所述埋区(27)上生长外延区(28)；还包括：
在所述半导体材料体(20)的二极管部分形成具有所述第二导电类型的并且在相对于所述第一阱区(30)的横向的延伸穿过所述外延区(28)的第三阱区(46)，以及具有所述第一导电类型并且延伸穿过所述外延区(28)横向与所述第三阱区(46)接触的第四阱区(48)，所述第一、第二以及第三阱区(30，46，48)一起定义出所述选择性电流导通元件(19)；以及
在所述第二表面(20b)上形成将所述第三阱区(48)与所述第二电流导通端(K)电连接的接触区(49)。
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